3D基板式堆疊構裝技術
- 經濟部產業技術司–可移轉技術資料集 @ 經濟部

技術名稱-中文3D基板式堆疊構裝技術的執行單位是工研院電子所, 產出年度是94, 計畫名稱是電子關鍵性材料與整合模組發展四年計畫, 技術規格是Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_;一步成型式導通孔技術, 潛力預估是藉著3D堆疊構裝的發展,除了能將記憶體在電路板上所佔的面積大幅縮小, 提升電子產品縮小化的效率外,更能將原本功能不同的晶片整合在同一構裝模組中,而以最有效益的方式,達到System in Package的效益。.

序號999
產出年度94
技術名稱-中文3D基板式堆疊構裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文以Solder Ball為Interconnection的3D堆疊構裝,可有效益的整合不同功能的晶片於同一構裝模組中,不僅能大幅減少電子構裝的尺寸,更能達到System in Package (SiP)的效能。此外,藉由Thermal Via、Thermal Ball及外露銅箔層的整合散熱設計,可使3D堆疊構裝的散熱效能,大幅提升。創新的可靠度測試設計,能同時評估Component Level 及Board Level的可靠度。
技術現況敘述-英文(空)
技術規格Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_;一步成型式導通孔技術
技術成熟度試量產
可應用範圍隨著System in Package的技術發展趨勢日漸重要,3D堆疊構裝的技術,日益受電子產品市場的矚目。
潛力預估藉著3D堆疊構裝的發展,除了能將記憶體在電路板上所佔的面積大幅縮小, 提升電子產品縮小化的效率外,更能將原本功能不同的晶片整合在同一構裝模組中,而以最有效益的方式,達到System in Package的效益。
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱kcwen@itri.org.tw
參考網址(空)
所須軟硬體設備Flip chip bonder,Reflow ove
需具備之專業人才覆晶組裝製程技術
同步更新日期2023-07-22

序號

999

產出年度

94

技術名稱-中文

3D基板式堆疊構裝技術

執行單位

工研院電子所

產出單位

(空)

計畫名稱

電子關鍵性材料與整合模組發展四年計畫

領域

(空)

已申請專利之國家

(空)

已獲得專利之國家

(空)

技術現況敘述-中文

以Solder Ball為Interconnection的3D堆疊構裝,可有效益的整合不同功能的晶片於同一構裝模組中,不僅能大幅減少電子構裝的尺寸,更能達到System in Package (SiP)的效能。此外,藉由Thermal Via、Thermal Ball及外露銅箔層的整合散熱設計,可使3D堆疊構裝的散熱效能,大幅提升。創新的可靠度測試設計,能同時評估Component Level 及Board Level的可靠度。

技術現況敘述-英文

(空)

技術規格

Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_;一步成型式導通孔技術

技術成熟度

試量產

可應用範圍

隨著System in Package的技術發展趨勢日漸重要,3D堆疊構裝的技術,日益受電子產品市場的矚目。

潛力預估

藉著3D堆疊構裝的發展,除了能將記憶體在電路板上所佔的面積大幅縮小, 提升電子產品縮小化的效率外,更能將原本功能不同的晶片整合在同一構裝模組中,而以最有效益的方式,達到System in Package的效益。

聯絡人員

溫國城

電話

03-5915654

傳真

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電子信箱

kcwen@itri.org.tw

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(空)

所須軟硬體設備

Flip chip bonder,Reflow ove

需具備之專業人才

覆晶組裝製程技術

同步更新日期

2023-07-22

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# 3D基板式堆疊構裝技術 於 經濟部產業技術司–可移轉技術資料集 - 1

序號1508
產出年度95
技術名稱-中文3D基板式堆疊構裝技術
執行單位工研院電光所
產出單位(空)
計畫名稱電子關鍵零組件及材料應用技術四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文以Solder Ball為Interconnection的3D堆疊構裝,可有效益的整合不同功能的晶片於同一構裝模組中,不僅能大幅減少電子構裝的尺寸,更能達到System in Package (SiP)的效能。此外,藉由Thermal Via、Thermal Ball及外露銅箔層的整合散熱設計,可使3D堆疊構裝的散熱效能,大幅提升。創新的可靠度測試設計,能同時評估Component Level 及Board Level的可靠度。
技術現況敘述-英文(空)
技術規格Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_;一步成型式導通孔技術。
技術成熟度雛型
可應用範圍封裝產業
潛力預估藉著3D堆疊構裝的發展,除了能將記憶體在電路板上所佔的面積大幅縮小, 提升電子產品縮小化的效率外,更能將原本功能不同的晶片整合在同一構裝模組中,而以最有效益的方式,達到System in Package的效益。
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱kcwen@itri.org.tw
參考網址
所須軟硬體設備Flip chip bonder;Reflow oven。
需具備之專業人才覆晶組裝製程技術能力之人才
序號: 1508
產出年度: 95
技術名稱-中文: 3D基板式堆疊構裝技術
執行單位: 工研院電光所
產出單位: (空)
計畫名稱: 電子關鍵零組件及材料應用技術四年計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 以Solder Ball為Interconnection的3D堆疊構裝,可有效益的整合不同功能的晶片於同一構裝模組中,不僅能大幅減少電子構裝的尺寸,更能達到System in Package (SiP)的效能。此外,藉由Thermal Via、Thermal Ball及外露銅箔層的整合散熱設計,可使3D堆疊構裝的散熱效能,大幅提升。創新的可靠度測試設計,能同時評估Component Level 及Board Level的可靠度。
技術現況敘述-英文: (空)
技術規格: Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_;一步成型式導通孔技術。
技術成熟度: 雛型
可應用範圍: 封裝產業
潛力預估: 藉著3D堆疊構裝的發展,除了能將記憶體在電路板上所佔的面積大幅縮小, 提升電子產品縮小化的效率外,更能將原本功能不同的晶片整合在同一構裝模組中,而以最有效益的方式,達到System in Package的效益。
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
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所須軟硬體設備: Flip chip bonder;Reflow oven。
需具備之專業人才: 覆晶組裝製程技術能力之人才

# 3D基板式堆疊構裝技術 於 經濟部產業技術司–可移轉技術資料集 - 2

序號3401
產出年度98
技術名稱-中文3D基板式堆疊構裝技術
執行單位工研院院本部
產出單位(空)
計畫名稱工研院創新前瞻技術研究計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文1.Soc成本居高不下,研發速度緩慢,而sip成本低,研發速度快,3D構裝是其中重要的一環。 2.ASE,SPIC等大廠均在大力投入3D構裝,但主要仍以打線為主。未來面對高階產品則將會採用導通孔3D構裝技術。
技術現況敘述-英文(空)
技術規格1.Through-Si方式達成晶片與晶片間之訊號傳遞 2.一步成型式導通孔技術
技術成熟度雛形
可應用範圍隨著System in Package的技術發展趨勢日漸重要,3D堆疊構裝的技術,日益受電子產品市場的矚目。
潛力預估1.可應用於高積集度需求之元件,如:SDRAM、FLASH、DRAM。 2.因應sip市場趨勢,以最小封裝、最短訊號傳遞達到多工元件之整合。
聯絡人員溫國城
電話03-5915654
傳真03-5917193
電子信箱kcwen@itri.org.tw
參考網址http://www.itri.org.tw/chi/tech-transfer/01.asp?RootNodeId=040&NodeId=041&NavRootNodeId=040
所須軟硬體設備Flip chip bonder Reflow ove
需具備之專業人才覆晶組裝製程技術
序號: 3401
產出年度: 98
技術名稱-中文: 3D基板式堆疊構裝技術
執行單位: 工研院院本部
產出單位: (空)
計畫名稱: 工研院創新前瞻技術研究計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 1.Soc成本居高不下,研發速度緩慢,而sip成本低,研發速度快,3D構裝是其中重要的一環。 2.ASE,SPIC等大廠均在大力投入3D構裝,但主要仍以打線為主。未來面對高階產品則將會採用導通孔3D構裝技術。
技術現況敘述-英文: (空)
技術規格: 1.Through-Si方式達成晶片與晶片間之訊號傳遞 2.一步成型式導通孔技術
技術成熟度: 雛形
可應用範圍: 隨著System in Package的技術發展趨勢日漸重要,3D堆疊構裝的技術,日益受電子產品市場的矚目。
潛力預估: 1.可應用於高積集度需求之元件,如:SDRAM、FLASH、DRAM。 2.因應sip市場趨勢,以最小封裝、最短訊號傳遞達到多工元件之整合。
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電話: 03-5915654
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參考網址: http://www.itri.org.tw/chi/tech-transfer/01.asp?RootNodeId=040&NodeId=041&NavRootNodeId=040
所須軟硬體設備: Flip chip bonder Reflow ove
需具備之專業人才: 覆晶組裝製程技術
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# 03-5915654 於 經濟部產業技術司–專利資料集 - 1

序號18293
產出年度105
領域別智慧科技
專利名稱-中文面光源以及可撓性面光源
執行單位工研院電光系統所
產出單位工研院電光系統所
計畫名稱高階手持裝置三維整合應用技術計畫
專利發明人許詔開 ,陳裕華 ,駱韋仲
核准國家中國大陸
獲證日期105/03/15
證書號碼ZL201210282372.9
專利期間起105/02/09
專利期間訖122/09/22
專利性質發明
技術摘要-中文一種面光源,其包括一線路基板、一反射層、多組側向發光源、一導光擴散層以及一光學膜片。反射層配置於線路基板上,側向發光源陣列排列於線路基板上,並與線路基板電性連接。導光擴散層覆蓋反射層以及側向發光源,其中導光擴散層包括多個陣列排列且彼此連接之導光擴散單元,各個導光擴散單元分別對應於其中一組側向發光源之照明範圍,各組側向發光源至少包括二側向發光源,而此二側向發光源分別沿著二不同方向提供光線至其中一個導光擴散單元中,且各側向發光源係分別朝向單一個導光擴散單元發光。此外,光學膜片配置於導光擴散層上。
技術摘要-英文(空)
聯絡人員溫國城
電話03-5915654
傳真03-5917193
電子信箱kcwen@itri.org.tw
參考網址(空)
備註P51000167CN
特殊情形(空)
序號: 18293
產出年度: 105
領域別: 智慧科技
專利名稱-中文: 面光源以及可撓性面光源
執行單位: 工研院電光系統所
產出單位: 工研院電光系統所
計畫名稱: 高階手持裝置三維整合應用技術計畫
專利發明人: 許詔開 ,陳裕華 ,駱韋仲
核准國家: 中國大陸
獲證日期: 105/03/15
證書號碼: ZL201210282372.9
專利期間起: 105/02/09
專利期間訖: 122/09/22
專利性質: 發明
技術摘要-中文: 一種面光源,其包括一線路基板、一反射層、多組側向發光源、一導光擴散層以及一光學膜片。反射層配置於線路基板上,側向發光源陣列排列於線路基板上,並與線路基板電性連接。導光擴散層覆蓋反射層以及側向發光源,其中導光擴散層包括多個陣列排列且彼此連接之導光擴散單元,各個導光擴散單元分別對應於其中一組側向發光源之照明範圍,各組側向發光源至少包括二側向發光源,而此二側向發光源分別沿著二不同方向提供光線至其中一個導光擴散單元中,且各側向發光源係分別朝向單一個導光擴散單元發光。此外,光學膜片配置於導光擴散層上。
技術摘要-英文: (空)
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5917193
電子信箱: kcwen@itri.org.tw
參考網址: (空)
備註: P51000167CN
特殊情形: (空)

# 03-5915654 於 經濟部產業技術司–專利資料集 - 2

序號18305
產出年度105
領域別智慧科技
專利名稱-中文晶片接合結構及其接合方法
執行單位工研院電光系統所
產出單位工研院電光系統所
計畫名稱高階手持裝置三維整合應用技術計畫
專利發明人陳尚駿 ,林哲歆 ,顧子琨
核准國家中華民國
獲證日期105/10/19
證書號碼I534973
專利期間起105/09/07
專利期間訖122/03/19
專利性質發明
技術摘要-中文一種晶片接合方法的步驟包含提供二晶片。每一晶片的製造方法包含形成一第一介電層於一基板上。嵌合多個金屬墊於第一介電層上。形成多個凹陷於至少一晶片之第一介電層上。這些凹陷分別介於這些金屬墊之間。形成一第二介電層於具有凹陷之晶片之第一介電層上,並覆蓋於此晶片之這些凹陷及這些金屬墊。接合二晶片及令其中一晶片之這些凹陷與另一晶片之表面構成多個空腔,且第二介電層位於這些空腔內。以機械驅動方式令位於空腔內之第二介電層填滿空腔。接著,壓合二晶片,並固化第二介電層,令二晶片相互固定。
技術摘要-英文(空)
聯絡人員溫國城
電話03-5915654
傳真03-5917193
電子信箱kcwen@itri.org.tw
參考網址(空)
備註P51020062TW
特殊情形(空)
序號: 18305
產出年度: 105
領域別: 智慧科技
專利名稱-中文: 晶片接合結構及其接合方法
執行單位: 工研院電光系統所
產出單位: 工研院電光系統所
計畫名稱: 高階手持裝置三維整合應用技術計畫
專利發明人: 陳尚駿 ,林哲歆 ,顧子琨
核准國家: 中華民國
獲證日期: 105/10/19
證書號碼: I534973
專利期間起: 105/09/07
專利期間訖: 122/03/19
專利性質: 發明
技術摘要-中文: 一種晶片接合方法的步驟包含提供二晶片。每一晶片的製造方法包含形成一第一介電層於一基板上。嵌合多個金屬墊於第一介電層上。形成多個凹陷於至少一晶片之第一介電層上。這些凹陷分別介於這些金屬墊之間。形成一第二介電層於具有凹陷之晶片之第一介電層上,並覆蓋於此晶片之這些凹陷及這些金屬墊。接合二晶片及令其中一晶片之這些凹陷與另一晶片之表面構成多個空腔,且第二介電層位於這些空腔內。以機械驅動方式令位於空腔內之第二介電層填滿空腔。接著,壓合二晶片,並固化第二介電層,令二晶片相互固定。
技術摘要-英文: (空)
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5917193
電子信箱: kcwen@itri.org.tw
參考網址: (空)
備註: P51020062TW
特殊情形: (空)

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 3

序號653
產出年度93
技術名稱-中文厚膜光阻製程技術
執行單位工研院電子所
產出單位(空)
計畫名稱工研院精密製造與微機電領域環境建構計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文厚膜光阻主要用來產生high aspect ratio (高深寬比)的結構,厚膜光阻作出結構後,再加上後續的電鑄製程,便可以用來製造如齒輪、線圈、微流道,或可以用來作為Deep Si RIE的Mask材料。
技術現況敘述-英文(空)
技術規格正光阻 : 光阻厚度 ~ 60um, 深寬比~3 負光阻 : 光阻厚度~ 800um, 深寬比~30
技術成熟度試量產
可應用範圍Bump Fabrication, Wire Interconnect, High Aspect Ratio Structure.Bio chip,Inkjet Head,Plannar light circuit.
潛力預估應用潛力中
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱KCWEN@itri.org.tw
參考網址http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備參考資料:(如國際會議發表情形或智慧財產權已獲取情形…等)熱墊板,曝光機
需具備之專業人才熟悉黃光單站製程。
序號: 653
產出年度: 93
技術名稱-中文: 厚膜光阻製程技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 工研院精密製造與微機電領域環境建構計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 厚膜光阻主要用來產生high aspect ratio (高深寬比)的結構,厚膜光阻作出結構後,再加上後續的電鑄製程,便可以用來製造如齒輪、線圈、微流道,或可以用來作為Deep Si RIE的Mask材料。
技術現況敘述-英文: (空)
技術規格: 正光阻 : 光阻厚度 ~ 60um, 深寬比~3 負光阻 : 光阻厚度~ 800um, 深寬比~30
技術成熟度: 試量產
可應用範圍: Bump Fabrication, Wire Interconnect, High Aspect Ratio Structure.Bio chip,Inkjet Head,Plannar light circuit.
潛力預估: 應用潛力中
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傳真: 03-5820412
電子信箱: KCWEN@itri.org.tw
參考網址: http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備: 參考資料:(如國際會議發表情形或智慧財產權已獲取情形…等)熱墊板,曝光機
需具備之專業人才: 熟悉黃光單站製程。

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 4

序號673
產出年度93
技術名稱-中文低應力薄膜製程技術
執行單位工研院電子所
產出單位(空)
計畫名稱工研院精密製造與微機電領域環境建構計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文我們發現大多數的微機電元件需使用低應力氮化矽薄膜做基材,本計畫利用低壓化學氣相沉積低應力氮化矽(Si-rich Nitride)薄膜。
技術現況敘述-英文(空)
技術規格SIN Film Stress
技術成熟度量產
可應用範圍氮化矽薄膜在微機電的應用常使用氮化矽薄膜做出懸臂與振動薄膜等支撐結構,亦用來作為電性隔離,Hard Mask,適當控制應力值,可用來作為結構的抬昇臂,利用該製程也成功開發出V-Groove及AFM-Tip的製造。
潛力預估面型微加工重要技術,應用潛力高
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱KCWEN@itri.org.tw
參考網址http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備參考資料:(如國際會議發表情形或智慧財產權已獲取情形…等) 1.低壓化學氣相沉積低應力氮化矽薄膜研發 2.面型微機電系統製程技術開發與服務
需具備之專業人才具備爐管設備維修及製程人才。
序號: 673
產出年度: 93
技術名稱-中文: 低應力薄膜製程技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 工研院精密製造與微機電領域環境建構計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 我們發現大多數的微機電元件需使用低應力氮化矽薄膜做基材,本計畫利用低壓化學氣相沉積低應力氮化矽(Si-rich Nitride)薄膜。
技術現況敘述-英文: (空)
技術規格: SIN Film Stress
技術成熟度: 量產
可應用範圍: 氮化矽薄膜在微機電的應用常使用氮化矽薄膜做出懸臂與振動薄膜等支撐結構,亦用來作為電性隔離,Hard Mask,適當控制應力值,可用來作為結構的抬昇臂,利用該製程也成功開發出V-Groove及AFM-Tip的製造。
潛力預估: 面型微加工重要技術,應用潛力高
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
電子信箱: KCWEN@itri.org.tw
參考網址: http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備: 參考資料:(如國際會議發表情形或智慧財產權已獲取情形…等) 1.低壓化學氣相沉積低應力氮化矽薄膜研發 2.面型微機電系統製程技術開發與服務
需具備之專業人才: 具備爐管設備維修及製程人才。

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 5

序號674
產出年度93
技術名稱-中文矽晶深蝕刻製程技術
執行單位工研院電子所
產出單位(空)
計畫名稱工研院精密製造與微機電領域環境建構計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文如何得到高蝕刻速率、高選擇比、高非均向性、高蝕刻深度及高深寬比是矽深蝕刻製程技術中主要的課題。
技術現況敘述-英文(空)
技術規格Etching depth: 10~300um . Etching rate: 1~3um/mi
技術成熟度實驗室階段
可應用範圍矽深蝕刻製程技術是微機電系統 (MEMS)中非常重要的一環,可利用所製作之高深寬比結構設計製作加速度計STM,微感測器,熱泡式噴墨頭等。
潛力預估微加工技術重要技術,但成本高,應用潛力中等
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱KCWEN@itri.org.tw
參考網址http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備參考資料:(如國際會議發表情形或智慧財產權已獲取情形…等) ICP or DRIE
需具備之專業人才半導體之乾蝕刻製程為基礎。
序號: 674
產出年度: 93
技術名稱-中文: 矽晶深蝕刻製程技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 工研院精密製造與微機電領域環境建構計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 如何得到高蝕刻速率、高選擇比、高非均向性、高蝕刻深度及高深寬比是矽深蝕刻製程技術中主要的課題。
技術現況敘述-英文: (空)
技術規格: Etching depth: 10~300um . Etching rate: 1~3um/mi
技術成熟度: 實驗室階段
可應用範圍: 矽深蝕刻製程技術是微機電系統 (MEMS)中非常重要的一環,可利用所製作之高深寬比結構設計製作加速度計STM,微感測器,熱泡式噴墨頭等。
潛力預估: 微加工技術重要技術,但成本高,應用潛力中等
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
電子信箱: KCWEN@itri.org.tw
參考網址: http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備: 參考資料:(如國際會議發表情形或智慧財產權已獲取情形…等) ICP or DRIE
需具備之專業人才: 半導體之乾蝕刻製程為基礎。

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 6

序號1002
產出年度94
技術名稱-中文增益型晶圓級晶方尺度構裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文覆晶封裝技術(Flip Chip technology, FC)需在印刷電路板與電子元件間加入轉接板(substrate),以降低電子元件與基材間因元件操作時發熱或環境變異之熱循環現象所產生之熱應力,因此需在晶粒與基板組裝時增添填膠製程來抒解應力以提高元件可靠性,除此之外,FC另因較細間距及重工性等問題更增加了覆晶技術之成本及應用推廣的阻力。晶圓級構裝技術(WLCSP)可完全解決上述之問題。電子所開發之增益型晶圓級晶方尺度構裝技術(Enhanced Wafer Level Chip Size Package;e-WLCSP),特色是在晶圓上以製作彈性體(elastomer)的方式作為應力緩衝層(stress buffer layer)來抒解應力,增益了晶圓級晶方尺度構裝(WLCSP)之可靠性,同時,電子所並完成製程改善及效能之提昇,達成真正具備薄型化、堆疊可行性、簡化製程步驟及熱增益型效果之新型態構裝。本技術因採用彈性體製程架構,在晶圓製程即可完成封裝製程,可大幅節省傳統覆晶封裝所需的繁複點膠步驟,並減少封裝後產品面積及體積。
技術現況敘述-英文(空)
技術規格Die size:10*10mm;Pitch: 0.8mm, 1.0mm;Solder ball:eutectic @lead free solder_x000D_;Wafer size: 6" or 8" Si wafer_x000D_;Design: Fan-i
技術成熟度量產
可應用範圍晶方尺度構裝技術目前可區分為多種不同之型態,其主要應用領域包含RAM模組(EPROM, SRAM, DRAM)、Flash Memory、DSP、Logic IC、PLD、Analog等多項領域,其市場應用量年複合成長率可達31%以上,並將集中以記憶體為主要應用範圍。電子所開發之e-WLCSP可適用於下一世代之DDR-II記憶體,針對其高速特性(800MHz、1GHz)亦能提供可靠及簡便的封裝型態,且由於晶片製作方式是以整片晶圓來進行,可提供最小的封裝後尺寸及最具潛力的低成本優勢,也因此晶圓級封裝技術未來之年複合成長率預測將達50%以上,遠高於目前其他不同型態之構裝技術。
潛力預估電子所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design,。其結構設計,第一層之應力緩衝層可同時作為底保護層及第一層應力緩衝,第二層之應力緩衝層(2nd compliant layer)則主要用作應力緩衝,其厚度亦較1st compliant layer為厚。此架構可有效釋放因FR4基板與晶片間,因熱膨係數之差異(CTE mismatch)造成之應力,從而提升模組組裝後之可靠性。
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱kcwen@itri.org.tw
參考網址(空)
所須軟硬體設備封裝相關設備
需具備之專業人才具電機電子相關知識
序號: 1002
產出年度: 94
技術名稱-中文: 增益型晶圓級晶方尺度構裝技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 電子關鍵性材料與整合模組發展四年計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 覆晶封裝技術(Flip Chip technology, FC)需在印刷電路板與電子元件間加入轉接板(substrate),以降低電子元件與基材間因元件操作時發熱或環境變異之熱循環現象所產生之熱應力,因此需在晶粒與基板組裝時增添填膠製程來抒解應力以提高元件可靠性,除此之外,FC另因較細間距及重工性等問題更增加了覆晶技術之成本及應用推廣的阻力。晶圓級構裝技術(WLCSP)可完全解決上述之問題。電子所開發之增益型晶圓級晶方尺度構裝技術(Enhanced Wafer Level Chip Size Package;e-WLCSP),特色是在晶圓上以製作彈性體(elastomer)的方式作為應力緩衝層(stress buffer layer)來抒解應力,增益了晶圓級晶方尺度構裝(WLCSP)之可靠性,同時,電子所並完成製程改善及效能之提昇,達成真正具備薄型化、堆疊可行性、簡化製程步驟及熱增益型效果之新型態構裝。本技術因採用彈性體製程架構,在晶圓製程即可完成封裝製程,可大幅節省傳統覆晶封裝所需的繁複點膠步驟,並減少封裝後產品面積及體積。
技術現況敘述-英文: (空)
技術規格: Die size:10*10mm;Pitch: 0.8mm, 1.0mm;Solder ball:eutectic @lead free solder_x000D_;Wafer size: 6" or 8" Si wafer_x000D_;Design: Fan-i
技術成熟度: 量產
可應用範圍: 晶方尺度構裝技術目前可區分為多種不同之型態,其主要應用領域包含RAM模組(EPROM, SRAM, DRAM)、Flash Memory、DSP、Logic IC、PLD、Analog等多項領域,其市場應用量年複合成長率可達31%以上,並將集中以記憶體為主要應用範圍。電子所開發之e-WLCSP可適用於下一世代之DDR-II記憶體,針對其高速特性(800MHz、1GHz)亦能提供可靠及簡便的封裝型態,且由於晶片製作方式是以整片晶圓來進行,可提供最小的封裝後尺寸及最具潛力的低成本優勢,也因此晶圓級封裝技術未來之年複合成長率預測將達50%以上,遠高於目前其他不同型態之構裝技術。
潛力預估: 電子所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design,。其結構設計,第一層之應力緩衝層可同時作為底保護層及第一層應力緩衝,第二層之應力緩衝層(2nd compliant layer)則主要用作應力緩衝,其厚度亦較1st compliant layer為厚。此架構可有效釋放因FR4基板與晶片間,因熱膨係數之差異(CTE mismatch)造成之應力,從而提升模組組裝後之可靠性。
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所須軟硬體設備: 封裝相關設備
需具備之專業人才: 具電機電子相關知識

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 7

序號1003
產出年度94
技術名稱-中文銅晶片覆晶凸塊植球與組裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文於銅晶片上利用濺鍍/電鍍及無電鍍的方式分別製作Ti/Cu及Ni/Au UBM並分別配合錫鉛電鍍及印刷技術來完成覆晶凸塊植球技術。此二種植球技術(電鍍及印刷)已通過高溫儲存及溫度循環等可靠度測試。而後者(無電鍍Ni/Au UBM +錫鉛印刷)又稱為低成本覆晶植球技術,已將其應用於I/O數為81且為周邊排列方式的測試載具上,加以組裝於基板並已通過可靠度測試。
技術現況敘述-英文(空)
技術規格Pitch: 200, 250, 540 μm_x000D_;Solder Bump Height: 80, 100,130 μm_x000D_;UBM: Ti/Cu, Electroless Ni/Au
技術成熟度試量產
可應用範圍以銅導線製程的高階晶片,可應用Chipset、ASIC、CPU等。
潛力預估比起過去使用的鋁導線,銅導線有較低的RC延遲特性及較佳的電子漂移阻抗,尤其當線寬愈來愈窄的時候,其對高頻的影響愈來愈大,被視為下一代高速積體電路的明星製程,然國際間至今仍普遍缺乏銅製程構裝技術,而國內下游相關業者 ,目前尚未有明顯因應之道。 值此以銅代鋁的關鍵時刻,電光所構裝技術組發展以銅代鋁的銅晶片構裝技術,以銅為導體,可減少訊號延遲、降低electro-migration產生、增加構裝密度,並提高積體電路整體的速度,是未來構裝產業需投注高度研究的技術。
聯絡人員溫國城
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所須軟硬體設備構裝廠、IC廠封裝部門。
需具備之專業人才機械、材料、化學(化工)
序號: 1003
產出年度: 94
技術名稱-中文: 銅晶片覆晶凸塊植球與組裝技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 電子關鍵性材料與整合模組發展四年計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 於銅晶片上利用濺鍍/電鍍及無電鍍的方式分別製作Ti/Cu及Ni/Au UBM並分別配合錫鉛電鍍及印刷技術來完成覆晶凸塊植球技術。此二種植球技術(電鍍及印刷)已通過高溫儲存及溫度循環等可靠度測試。而後者(無電鍍Ni/Au UBM +錫鉛印刷)又稱為低成本覆晶植球技術,已將其應用於I/O數為81且為周邊排列方式的測試載具上,加以組裝於基板並已通過可靠度測試。
技術現況敘述-英文: (空)
技術規格: Pitch: 200, 250, 540 μm_x000D_;Solder Bump Height: 80, 100,130 μm_x000D_;UBM: Ti/Cu, Electroless Ni/Au
技術成熟度: 試量產
可應用範圍: 以銅導線製程的高階晶片,可應用Chipset、ASIC、CPU等。
潛力預估: 比起過去使用的鋁導線,銅導線有較低的RC延遲特性及較佳的電子漂移阻抗,尤其當線寬愈來愈窄的時候,其對高頻的影響愈來愈大,被視為下一代高速積體電路的明星製程,然國際間至今仍普遍缺乏銅製程構裝技術,而國內下游相關業者 ,目前尚未有明顯因應之道。 值此以銅代鋁的關鍵時刻,電光所構裝技術組發展以銅代鋁的銅晶片構裝技術,以銅為導體,可減少訊號延遲、降低electro-migration產生、增加構裝密度,並提高積體電路整體的速度,是未來構裝產業需投注高度研究的技術。
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所須軟硬體設備: 構裝廠、IC廠封裝部門。
需具備之專業人才: 機械、材料、化學(化工)

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 8

序號1004
產出年度94
技術名稱-中文銅晶片打線接合構裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文由於銅導線能符合IC線路設計高速化與體積縮小化的需求,而有銅晶片的開發。從最早商品化的IBM Power PC750開始,就有廠商陸續宣佈加入銅晶片的戰場。由於打線接合為目前台灣普遍使用之封裝方式,因此建立銅晶片打線接合構裝技術相當重要。為了解銅晶片構裝之可靠度受pad cap 材質、barrier layer 選擇、介金屬形成狀況、以及打線參數之影響,因此電子所積極投入銅晶片打線接合的技術之研究及製程之開發,目前已有顯著成果,可以技術移轉業界,項目包括:Cu Chip 之 Pad Metallization for Wire Bonding製程開發、Effects of caps on copper pads 、Application of aluminum caps 、Effects of copper pad barrier types_x000D_、Application of electroless nickel/gold caps_x000D_、Cu Chip 之Wire Bonding 製程參數開發、田口品質工程實驗參數調整、Reliability驗證及failure mode analysis_x000D_
技術現況敘述-英文(空)
技術規格Test Vehicle:Thermosonic ball bond with 25μm or 30μm Au wire_x000D_詳細規格視銅晶片來源而定,並由電子所與合作廠商共同
技術成熟度量產
可應用範圍應用於所有銅晶片需打線接合之產品。
潛力預估Filing two patents for copper chip package_x000D_,Cu/barrier/Al or Ni/Au cap可自製_x000D_,Wire bond quality 經HTS Reliability驗證_x000D_
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傳真03-5820412
電子信箱kcwen@itri.org.tw
參考網址(空)
所須軟硬體設備構裝廠、IC廠封裝部門。
需具備之專業人才Wire Bonding Technology
序號: 1004
產出年度: 94
技術名稱-中文: 銅晶片打線接合構裝技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 電子關鍵性材料與整合模組發展四年計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 由於銅導線能符合IC線路設計高速化與體積縮小化的需求,而有銅晶片的開發。從最早商品化的IBM Power PC750開始,就有廠商陸續宣佈加入銅晶片的戰場。由於打線接合為目前台灣普遍使用之封裝方式,因此建立銅晶片打線接合構裝技術相當重要。為了解銅晶片構裝之可靠度受pad cap 材質、barrier layer 選擇、介金屬形成狀況、以及打線參數之影響,因此電子所積極投入銅晶片打線接合的技術之研究及製程之開發,目前已有顯著成果,可以技術移轉業界,項目包括:Cu Chip 之 Pad Metallization for Wire Bonding製程開發、Effects of caps on copper pads 、Application of aluminum caps 、Effects of copper pad barrier types_x000D_、Application of electroless nickel/gold caps_x000D_、Cu Chip 之Wire Bonding 製程參數開發、田口品質工程實驗參數調整、Reliability驗證及failure mode analysis_x000D_
技術現況敘述-英文: (空)
技術規格: Test Vehicle:Thermosonic ball bond with 25μm or 30μm Au wire_x000D_詳細規格視銅晶片來源而定,並由電子所與合作廠商共同
技術成熟度: 量產
可應用範圍: 應用於所有銅晶片需打線接合之產品。
潛力預估: Filing two patents for copper chip package_x000D_,Cu/barrier/Al or Ni/Au cap可自製_x000D_,Wire bond quality 經HTS Reliability驗證_x000D_
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
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所須軟硬體設備: 構裝廠、IC廠封裝部門。
需具備之專業人才: Wire Bonding Technology
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微均熱片

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 微奈米系統應用技術四年計畫 | 領域: | 技術規格: 均熱片尺寸:30x30x2 mm 可耐熱通密度:100w/cm2 可耐熱功率:>50W | 潛力預估: 製造技術可完全自行掌握,規格達國際水準,具市場競爭力。

TFT ARRAY製造設備技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 定位精度:±20mm | 潛力預估: 未來若完成電極圖案新製程設備,可大幅節省設備投資,市場需求大。

TFT CELL製造設備技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧電漿源: 500mm ‧ 錨定能 : >10-5 J/m2 | 潛力預估: 非接觸式配向製程及設備為未來發展趨勢,在國外亦正研發中,市場需求殷切。

前瞻性顯示器設備技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧ 捲繞速度:15~30m/min ‧ 張力誤差: ± 10% ‧ 速度誤差:± 10% | 潛力預估: 軟性顯示器是未來顯示器發展之趨勢,本技術可整合應用於軟板製程設備中,未來市場應用範圍極為廣泛。

平面顯示器瑕疵檢測系統整合應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 1. 檢測物: TFT-LCD彩色濾光片、素玻璃 2. 元件大小: 680 mm X 880 mm 3. 檢測速率: 15000 mm2/秒 4. 最小瑕疵: 20μm | 潛力預估: 技術應用領域可擴大至LCD其他元件的瑕疵檢測

線切割機工件旋轉軸同步控制應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 旋轉軸同步控制應用技術加工,為利用XYUV與旋轉軸同步控制移動,配合放電切削形成曲面無屑加工方式。 | 潛力預估: 協助國內WEDM廠商發展智慧型控制器與放電技術,2004年國產CNC 放電加工機產量將達900台,年產值達18億元以上,在市佔率方面逐年成長。本計畫開發具複合化與精度加工性能之線切割放電加工機,並且...

放電加工創成控制器應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 創成放電加工技術間隙伺服控制、放電軌跡路徑加工控制、3D曲面放電加工控制、自動換電極功能、電極尺寸偵測及補償功能及創成放電電源(ON Time=500ns、Ip=0.5A、9段電容選擇)。 | 潛力預估: 創成放電加工控制技術便提供3D微細放電加工一種技術解決方案,應用於奈米科技、光電通訊、生醫科技在微細加工零組件或模具的需求,使得整機單價可由80萬元提昇至250萬元。

先進構裝機電控制應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 晶片堆疊控制,底部充填自動校正控制 | 潛力預估: 1.晶片堆疊控制增加設備性能及提高設備附加價值。2.底部充填自動校正控制,適用於覆晶製程點膠製程設備。

精密PCB鑽孔控制技術系統整合應用

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧ 鑽孔速度:400孔/分鐘 ‧ 檔案管理 ‧ 座標顯示 ‧ 加工路徑顯示 ‧ 翻、排版指令 ‧ 多次鑽孔功能 ‧ 擴鑽圓孔/長槽擴鑽指令 ‧ 運轉/切削時間顯示 ‧ 從中斷點重新啟動功能 ‧ 斷針... | 潛力預估: 具備畫面瀏覽器功能,可由機器製造商自由編輯設定顯示畫面以增加系統專有特色功能,提高市場競爭力。

即時運動控制模組應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: Windows CE 作業平台,具6軸脈波輸出,6軸硬體閉迴路控制,384點輸入/384點輸出,9軸32位元(Bits)位置計數器,8 CHANNEL串列式A/D 界面,8 CHANNEL串列式D/A... | 潛力預估: 本技術可應用於九成以上之產業控制器,CNC控制器,半導體設備控制器等。

運動控制組件應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 整合式定位及輸出入控制晶片(EPCIO)將工業控制中定位與輸出入控制所需之界面電路整合於單一控制模組內,可大幅提升工業控制器硬體控制模組的穩定度,降低成本。 | 潛力預估: 本技術可應用於九成以上之產業控制器,CNC控制器,半導體設備控制器等。

線型馬達控制及配機應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 線型馬達推力最高到3000~5000牛頓、解析度到0.5μm、有效行程最大370~650mm、可以控制於電流、速度和位置迴路、具有各項伺服馬達安全保護。 | 潛力預估: 目前已開始搭配WEDM進給軸配機與系統整合

永磁同步線型馬達分析設計技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 3000~5000N中重型馬達,600N輕型背向有鐵心線型馬達。 | 潛力預估: 目前已開始搭配WEDM進給軸配機與系統整合

創新研發社群與智庫技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧以.Net應用XML及Web Services等跨平台整合方案 ‧ 本技術成果為網際網路協同作業平台 ‧ 採Module Based與Role Based積木式建構技術 ‧ 採Web Based及U... | 潛力預估: 適合用在技術社群建構、知識管理網站、企業入口網站建立…等市場領域。

32 bit Configurable RISC Core

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 智慧型資訊系統技術發展五年計畫 | 領域: | 技術規格: 1.Advanced RISC Core Architecture; 2. 32 bit Architecture with 32 bit Data Path, 32 bit Instruction ... | 潛力預估: 32位元 RISC處理機, 應用於High Performance Embedded System / SoC,但由於主流之ARM / MIPS授權費昂貴,非一般設計公司所能負擔。嵌入式系統樣式繁多,...

微均熱片

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 微奈米系統應用技術四年計畫 | 領域: | 技術規格: 均熱片尺寸:30x30x2 mm 可耐熱通密度:100w/cm2 可耐熱功率:>50W | 潛力預估: 製造技術可完全自行掌握,規格達國際水準,具市場競爭力。

TFT ARRAY製造設備技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 定位精度:±20mm | 潛力預估: 未來若完成電極圖案新製程設備,可大幅節省設備投資,市場需求大。

TFT CELL製造設備技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧電漿源: 500mm ‧ 錨定能 : >10-5 J/m2 | 潛力預估: 非接觸式配向製程及設備為未來發展趨勢,在國外亦正研發中,市場需求殷切。

前瞻性顯示器設備技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧ 捲繞速度:15~30m/min ‧ 張力誤差: ± 10% ‧ 速度誤差:± 10% | 潛力預估: 軟性顯示器是未來顯示器發展之趨勢,本技術可整合應用於軟板製程設備中,未來市場應用範圍極為廣泛。

平面顯示器瑕疵檢測系統整合應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 1. 檢測物: TFT-LCD彩色濾光片、素玻璃 2. 元件大小: 680 mm X 880 mm 3. 檢測速率: 15000 mm2/秒 4. 最小瑕疵: 20μm | 潛力預估: 技術應用領域可擴大至LCD其他元件的瑕疵檢測

線切割機工件旋轉軸同步控制應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 旋轉軸同步控制應用技術加工,為利用XYUV與旋轉軸同步控制移動,配合放電切削形成曲面無屑加工方式。 | 潛力預估: 協助國內WEDM廠商發展智慧型控制器與放電技術,2004年國產CNC 放電加工機產量將達900台,年產值達18億元以上,在市佔率方面逐年成長。本計畫開發具複合化與精度加工性能之線切割放電加工機,並且...

放電加工創成控制器應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 創成放電加工技術間隙伺服控制、放電軌跡路徑加工控制、3D曲面放電加工控制、自動換電極功能、電極尺寸偵測及補償功能及創成放電電源(ON Time=500ns、Ip=0.5A、9段電容選擇)。 | 潛力預估: 創成放電加工控制技術便提供3D微細放電加工一種技術解決方案,應用於奈米科技、光電通訊、生醫科技在微細加工零組件或模具的需求,使得整機單價可由80萬元提昇至250萬元。

先進構裝機電控制應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 晶片堆疊控制,底部充填自動校正控制 | 潛力預估: 1.晶片堆疊控制增加設備性能及提高設備附加價值。2.底部充填自動校正控制,適用於覆晶製程點膠製程設備。

精密PCB鑽孔控制技術系統整合應用

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧ 鑽孔速度:400孔/分鐘 ‧ 檔案管理 ‧ 座標顯示 ‧ 加工路徑顯示 ‧ 翻、排版指令 ‧ 多次鑽孔功能 ‧ 擴鑽圓孔/長槽擴鑽指令 ‧ 運轉/切削時間顯示 ‧ 從中斷點重新啟動功能 ‧ 斷針... | 潛力預估: 具備畫面瀏覽器功能,可由機器製造商自由編輯設定顯示畫面以增加系統專有特色功能,提高市場競爭力。

即時運動控制模組應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: Windows CE 作業平台,具6軸脈波輸出,6軸硬體閉迴路控制,384點輸入/384點輸出,9軸32位元(Bits)位置計數器,8 CHANNEL串列式A/D 界面,8 CHANNEL串列式D/A... | 潛力預估: 本技術可應用於九成以上之產業控制器,CNC控制器,半導體設備控制器等。

運動控制組件應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 整合式定位及輸出入控制晶片(EPCIO)將工業控制中定位與輸出入控制所需之界面電路整合於單一控制模組內,可大幅提升工業控制器硬體控制模組的穩定度,降低成本。 | 潛力預估: 本技術可應用於九成以上之產業控制器,CNC控制器,半導體設備控制器等。

線型馬達控制及配機應用技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 線型馬達推力最高到3000~5000牛頓、解析度到0.5μm、有效行程最大370~650mm、可以控制於電流、速度和位置迴路、具有各項伺服馬達安全保護。 | 潛力預估: 目前已開始搭配WEDM進給軸配機與系統整合

永磁同步線型馬達分析設計技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: 3000~5000N中重型馬達,600N輕型背向有鐵心線型馬達。 | 潛力預估: 目前已開始搭配WEDM進給軸配機與系統整合

創新研發社群與智庫技術

執行單位: 工研院機械所 | 產出年度: 93 | 產出單位: | 計畫名稱: 電腦整合自動化系統技術研究發展四年計畫 | 領域: | 技術規格: ‧以.Net應用XML及Web Services等跨平台整合方案 ‧ 本技術成果為網際網路協同作業平台 ‧ 採Module Based與Role Based積木式建構技術 ‧ 採Web Based及U... | 潛力預估: 適合用在技術社群建構、知識管理網站、企業入口網站建立…等市場領域。

32 bit Configurable RISC Core

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 智慧型資訊系統技術發展五年計畫 | 領域: | 技術規格: 1.Advanced RISC Core Architecture; 2. 32 bit Architecture with 32 bit Data Path, 32 bit Instruction ... | 潛力預估: 32位元 RISC處理機, 應用於High Performance Embedded System / SoC,但由於主流之ARM / MIPS授權費昂貴,非一般設計公司所能負擔。嵌入式系統樣式繁多,...

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