增益型晶圓級晶方尺度構裝技術
- 經濟部產業技術司–可移轉技術資料集 @ 經濟部

技術名稱-中文增益型晶圓級晶方尺度構裝技術的執行單位是工研院電子所, 產出年度是94, 計畫名稱是電子關鍵性材料與整合模組發展四年計畫, 技術規格是Die size:10*10mm；Pitch: 0.8mm, 1.0mm；Solder ball:eutectic @lead free solder_x000D_；Wafer size: 6" or 8" Si wafer_x000D_；Design: Fan-i, 潛力預估是電子所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design，。其結構設計，第一層之應力緩衝層可同時作為底保護層及第一層應力緩衝，第二層之應力緩衝層(2nd compliant layer)則主要用作應力緩衝，其厚度亦較1st compli....

序號1002
產出年度94
技術名稱-中文增益型晶圓級晶方尺度構裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文覆晶封裝技術(Flip Chip technology, FC)需在印刷電路板與電子元件間加入轉接板(substrate)，以降低電子元件與基材間因元件操作時發熱或環境變異之熱循環現象所產生之熱應力，因此需在晶粒與基板組裝時增添填膠製程來抒解應力以提高元件可靠性，除此之外，FC另因較細間距及重工性等問題更增加了覆晶技術之成本及應用推廣的阻力。晶圓級構裝技術(WLCSP)可完全解決上述之問題。電子所開發之增益型晶圓級晶方尺度構裝技術(Enhanced Wafer Level Chip Size Package；e-WLCSP)，特色是在晶圓上以製作彈性體(elastomer)的方式作為應力緩衝層(stress buffer layer)來抒解應力，增益了晶圓級晶方尺度構裝(WLCSP)之可靠性，同時，電子所並完成製程改善及效能之提昇，達成真正具備薄型化、堆疊可行性、簡化製程步驟及熱增益型效果之新型態構裝。本技術因採用彈性體製程架構，在晶圓製程即可完成封裝製程，可大幅節省傳統覆晶封裝所需的繁複點膠步驟，並減少封裝後產品面積及體積。
技術現況敘述-英文(空)
技術規格Die size:10*10mm；Pitch: 0.8mm, 1.0mm；Solder ball:eutectic @lead free solder_x000D_；Wafer size: 6" or 8" Si wafer_x000D_；Design: Fan-i
技術成熟度量產
可應用範圍晶方尺度構裝技術目前可區分為多種不同之型態，其主要應用領域包含RAM模組(EPROM, SRAM, DRAM)、Flash Memory、DSP、Logic IC、PLD、Analog等多項領域，其市場應用量年複合成長率可達31%以上，並將集中以記憶體為主要應用範圍。電子所開發之e-WLCSP可適用於下一世代之DDR-II記憶體，針對其高速特性(800MHz、1GHz)亦能提供可靠及簡便的封裝型態，且由於晶片製作方式是以整片晶圓來進行，可提供最小的封裝後尺寸及最具潛力的低成本優勢，也因此晶圓級封裝技術未來之年複合成長率預測將達50%以上，遠高於目前其他不同型態之構裝技術。
潛力預估電子所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design，。其結構設計，第一層之應力緩衝層可同時作為底保護層及第一層應力緩衝，第二層之應力緩衝層(2nd compliant layer)則主要用作應力緩衝，其厚度亦較1st compliant layer為厚。此架構可有效釋放因FR4基板與晶片間，因熱膨係數之差異(CTE mismatch)造成之應力，從而提升模組組裝後之可靠性。
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱kcwen@itri.org.tw
參考網址(空)
所須軟硬體設備封裝相關設備
需具備之專業人才具電機電子相關知識
同步更新日期2023-07-22

序號

1002

產出年度

94

技術名稱-中文

增益型晶圓級晶方尺度構裝技術

執行單位

工研院電子所

產出單位

(空)

計畫名稱

電子關鍵性材料與整合模組發展四年計畫

領域

(空)

已申請專利之國家

(空)

已獲得專利之國家

(空)

技術現況敘述-中文

覆晶封裝技術(Flip Chip technology, FC)需在印刷電路板與電子元件間加入轉接板(substrate)，以降低電子元件與基材間因元件操作時發熱或環境變異之熱循環現象所產生之熱應力，因此需在晶粒與基板組裝時增添填膠製程來抒解應力以提高元件可靠性，除此之外，FC另因較細間距及重工性等問題更增加了覆晶技術之成本及應用推廣的阻力。晶圓級構裝技術(WLCSP)可完全解決上述之問題。電子所開發之增益型晶圓級晶方尺度構裝技術(Enhanced Wafer Level Chip Size Package；e-WLCSP)，特色是在晶圓上以製作彈性體(elastomer)的方式作為應力緩衝層(stress buffer layer)來抒解應力，增益了晶圓級晶方尺度構裝(WLCSP)之可靠性，同時，電子所並完成製程改善及效能之提昇，達成真正具備薄型化、堆疊可行性、簡化製程步驟及熱增益型效果之新型態構裝。本技術因採用彈性體製程架構，在晶圓製程即可完成封裝製程，可大幅節省傳統覆晶封裝所需的繁複點膠步驟，並減少封裝後產品面積及體積。

技術現況敘述-英文

(空)

技術規格

Die size:10*10mm；Pitch: 0.8mm, 1.0mm；Solder ball:eutectic @lead free solder_x000D_；Wafer size: 6" or 8" Si wafer_x000D_；Design: Fan-i

技術成熟度

量產

可應用範圍

晶方尺度構裝技術目前可區分為多種不同之型態，其主要應用領域包含RAM模組(EPROM, SRAM, DRAM)、Flash Memory、DSP、Logic IC、PLD、Analog等多項領域，其市場應用量年複合成長率可達31%以上，並將集中以記憶體為主要應用範圍。電子所開發之e-WLCSP可適用於下一世代之DDR-II記憶體，針對其高速特性(800MHz、1GHz)亦能提供可靠及簡便的封裝型態，且由於晶片製作方式是以整片晶圓來進行，可提供最小的封裝後尺寸及最具潛力的低成本優勢，也因此晶圓級封裝技術未來之年複合成長率預測將達50%以上，遠高於目前其他不同型態之構裝技術。

潛力預估

電子所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design，。其結構設計，第一層之應力緩衝層可同時作為底保護層及第一層應力緩衝，第二層之應力緩衝層(2nd compliant layer)則主要用作應力緩衝，其厚度亦較1st compliant layer為厚。此架構可有效釋放因FR4基板與晶片間，因熱膨係數之差異(CTE mismatch)造成之應力，從而提升模組組裝後之可靠性。

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所須軟硬體設備

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2023-07-22

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# 增益型晶圓級晶方尺度構裝技術 於 經濟部產業技術司–可移轉技術資料集

序號4809
產出年度99
技術名稱-中文增益型晶圓級晶方尺度構裝技術
執行單位工研院電光所
產出單位(空)
計畫名稱電子與光電領域環境建構計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文覆晶封裝技術(Flip Chip technology, FC)需在印刷電路板與電子元件間加入轉接板(substrate)，以降低電子元件與基材間因元件操作時發熱或環境變異之熱循環現象所產生之熱應力，因此需在晶粒與基板組裝時增添填膠製程來抒解應力以提高元件可靠性，除此之外，FC另因較細間距及重工性等問題更增加了覆晶技術之成本及應用推廣的阻力。晶圓級構裝技術(WLCSP)可完全解決上述之問題。 電光所開發之增益型晶圓級晶方尺度構裝技術(Enhanced Wafer Level Chip Size Package；e-WLCSP)，特色是在晶圓上以製作彈性體(elastomer)的方式作為應力緩衝層(stress buffer layer)來抒解應力，增益了晶圓級晶方尺度構裝(WLCSP)之可靠性，同時，電子所並完成製程改善及效能之提昇，達成真正具備薄型化、堆疊可行性、簡化製程步驟及熱增益型效果之新型態構裝。本技術因採用彈性體製程架構，在晶圓製程即可完成封裝製程，可大幅節省傳統覆晶封裝所需的繁複點膠步驟，並減少封裝後產品面積及體積。
技術現況敘述-英文(空)
技術規格1.Die size:10*10mm 2.Pitch: 0.8mm, 1.0mm 3.Solder ball:eutectic @lead free solder 4.Wafer size: 6" or 8" Si wafer 5.Design: Fan-i
技術成熟度實驗室階段
可應用範圍晶方尺度構裝技術目前可區分為多種不同之型態，其主要應用領域包含RAM模組(EPROM, SRAM, DRAM)、Flash Memory、DSP、Logic IC、PLD、Analog等多項領域，其市場應用量年複合成長率可達31%以上，並將集中以記憶體為主要應用範圍。電子所開發之e-WLCSP可適用於下一世代之DDR-II記憶體，針對其高速特性(800MHz、1GHz)亦能提供可靠及簡便的封裝型態，且由於晶片製作方式是以整片晶圓來進行，可提供最小的封裝後尺寸及最具潛力的低成本優勢。
潛力預估電光所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design，ROC patent: 419764，US patent: 6277669)。其結構設計，第一層之應力緩衝層(1st compliant layer)可同時作為底保護層(Bottom passivation layer)及第一層應力緩衝，第二層之應力緩衝層(2nd compliant layer)則主要用作應力緩衝，其厚度亦較1st compliant layer為厚。
聯絡人員溫國城
電話03-5915654
傳真03-5913941
電子信箱kcwen@itri.org.tw
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所須軟硬體設備光阻塗佈機、顯影機、金屬石刻機。
需具備之專業人才電機，電子，材料，化工。
序號: 4809
產出年度: 99
技術名稱-中文: 增益型晶圓級晶方尺度構裝技術
執行單位: 工研院電光所
產出單位: (空)
計畫名稱: 電子與光電領域環境建構計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 覆晶封裝技術(Flip Chip technology, FC)需在印刷電路板與電子元件間加入轉接板(substrate)，以降低電子元件與基材間因元件操作時發熱或環境變異之熱循環現象所產生之熱應力，因此需在晶粒與基板組裝時增添填膠製程來抒解應力以提高元件可靠性，除此之外，FC另因較細間距及重工性等問題更增加了覆晶技術之成本及應用推廣的阻力。晶圓級構裝技術(WLCSP)可完全解決上述之問題。 電光所開發之增益型晶圓級晶方尺度構裝技術(Enhanced Wafer Level Chip Size Package；e-WLCSP)，特色是在晶圓上以製作彈性體(elastomer)的方式作為應力緩衝層(stress buffer layer)來抒解應力，增益了晶圓級晶方尺度構裝(WLCSP)之可靠性，同時，電子所並完成製程改善及效能之提昇，達成真正具備薄型化、堆疊可行性、簡化製程步驟及熱增益型效果之新型態構裝。本技術因採用彈性體製程架構，在晶圓製程即可完成封裝製程，可大幅節省傳統覆晶封裝所需的繁複點膠步驟，並減少封裝後產品面積及體積。
技術現況敘述-英文: (空)
技術規格: 1.Die size:10*10mm 2.Pitch: 0.8mm, 1.0mm 3.Solder ball:eutectic @lead free solder 4.Wafer size: 6" or 8" Si wafer 5.Design: Fan-i
技術成熟度: 實驗室階段
可應用範圍: 晶方尺度構裝技術目前可區分為多種不同之型態，其主要應用領域包含RAM模組(EPROM, SRAM, DRAM)、Flash Memory、DSP、Logic IC、PLD、Analog等多項領域，其市場應用量年複合成長率可達31%以上，並將集中以記憶體為主要應用範圍。電子所開發之e-WLCSP可適用於下一世代之DDR-II記憶體，針對其高速特性(800MHz、1GHz)亦能提供可靠及簡便的封裝型態，且由於晶片製作方式是以整片晶圓來進行，可提供最小的封裝後尺寸及最具潛力的低成本優勢。
潛力預估: 電光所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design，ROC patent: 419764，US patent: 6277669)。其結構設計，第一層之應力緩衝層(1st compliant layer)可同時作為底保護層(Bottom passivation layer)及第一層應力緩衝，第二層之應力緩衝層(2nd compliant layer)則主要用作應力緩衝，其厚度亦較1st compliant layer為厚。
聯絡人員: 溫國城
電話: 03-5915654
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所須軟硬體設備: 光阻塗佈機、顯影機、金屬石刻機。
需具備之專業人才: 電機，電子，材料，化工。
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# 03-5915654 於 經濟部產業技術司–專利資料集 - 1

序號18293
產出年度105
領域別智慧科技
專利名稱-中文面光源以及可撓性面光源
執行單位工研院電光系統所
產出單位工研院電光系統所
計畫名稱高階手持裝置三維整合應用技術計畫
專利發明人許詔開 ,陳裕華 ,駱韋仲
核准國家中國大陸
獲證日期105/03/15
證書號碼ZL201210282372.9
專利期間起105/02/09
專利期間訖122/09/22
專利性質發明
技術摘要-中文一種面光源，其包括一線路基板、一反射層、多組側向發光源、一導光擴散層以及一光學膜片。反射層配置於線路基板上，側向發光源陣列排列於線路基板上，並與線路基板電性連接。導光擴散層覆蓋反射層以及側向發光源，其中導光擴散層包括多個陣列排列且彼此連接之導光擴散單元，各個導光擴散單元分別對應於其中一組側向發光源之照明範圍，各組側向發光源至少包括二側向發光源，而此二側向發光源分別沿著二不同方向提供光線至其中一個導光擴散單元中，且各側向發光源係分別朝向單一個導光擴散單元發光。此外，光學膜片配置於導光擴散層上。
技術摘要-英文(空)
聯絡人員溫國城
電話03-5915654
傳真03-5917193
電子信箱kcwen@itri.org.tw
參考網址(空)
備註P51000167CN
特殊情形(空)
序號: 18293
產出年度: 105
領域別: 智慧科技
專利名稱-中文: 面光源以及可撓性面光源
執行單位: 工研院電光系統所
產出單位: 工研院電光系統所
計畫名稱: 高階手持裝置三維整合應用技術計畫
專利發明人: 許詔開 ,陳裕華 ,駱韋仲
核准國家: 中國大陸
獲證日期: 105/03/15
證書號碼: ZL201210282372.9
專利期間起: 105/02/09
專利期間訖: 122/09/22
專利性質: 發明
技術摘要-中文: 一種面光源，其包括一線路基板、一反射層、多組側向發光源、一導光擴散層以及一光學膜片。反射層配置於線路基板上，側向發光源陣列排列於線路基板上，並與線路基板電性連接。導光擴散層覆蓋反射層以及側向發光源，其中導光擴散層包括多個陣列排列且彼此連接之導光擴散單元，各個導光擴散單元分別對應於其中一組側向發光源之照明範圍，各組側向發光源至少包括二側向發光源，而此二側向發光源分別沿著二不同方向提供光線至其中一個導光擴散單元中，且各側向發光源係分別朝向單一個導光擴散單元發光。此外，光學膜片配置於導光擴散層上。
技術摘要-英文: (空)
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5917193
電子信箱: kcwen@itri.org.tw
參考網址: (空)
備註: P51000167CN
特殊情形: (空)

# 03-5915654 於 經濟部產業技術司–專利資料集 - 2

序號18305
產出年度105
領域別智慧科技
專利名稱-中文晶片接合結構及其接合方法
執行單位工研院電光系統所
產出單位工研院電光系統所
計畫名稱高階手持裝置三維整合應用技術計畫
專利發明人陳尚駿 ,林哲歆 ,顧子琨
核准國家中華民國
獲證日期105/10/19
證書號碼I534973
專利期間起105/09/07
專利期間訖122/03/19
專利性質發明
技術摘要-中文一種晶片接合方法的步驟包含提供二晶片。每一晶片的製造方法包含形成一第一介電層於一基板上。嵌合多個金屬墊於第一介電層上。形成多個凹陷於至少一晶片之第一介電層上。這些凹陷分別介於這些金屬墊之間。形成一第二介電層於具有凹陷之晶片之第一介電層上，並覆蓋於此晶片之這些凹陷及這些金屬墊。接合二晶片及令其中一晶片之這些凹陷與另一晶片之表面構成多個空腔，且第二介電層位於這些空腔內。以機械驅動方式令位於空腔內之第二介電層填滿空腔。接著，壓合二晶片，並固化第二介電層，令二晶片相互固定。
技術摘要-英文(空)
聯絡人員溫國城
電話03-5915654
傳真03-5917193
電子信箱kcwen@itri.org.tw
參考網址(空)
備註P51020062TW
特殊情形(空)
序號: 18305
產出年度: 105
領域別: 智慧科技
專利名稱-中文: 晶片接合結構及其接合方法
執行單位: 工研院電光系統所
產出單位: 工研院電光系統所
計畫名稱: 高階手持裝置三維整合應用技術計畫
專利發明人: 陳尚駿 ,林哲歆 ,顧子琨
核准國家: 中華民國
獲證日期: 105/10/19
證書號碼: I534973
專利期間起: 105/09/07
專利期間訖: 122/03/19
專利性質: 發明
技術摘要-中文: 一種晶片接合方法的步驟包含提供二晶片。每一晶片的製造方法包含形成一第一介電層於一基板上。嵌合多個金屬墊於第一介電層上。形成多個凹陷於至少一晶片之第一介電層上。這些凹陷分別介於這些金屬墊之間。形成一第二介電層於具有凹陷之晶片之第一介電層上，並覆蓋於此晶片之這些凹陷及這些金屬墊。接合二晶片及令其中一晶片之這些凹陷與另一晶片之表面構成多個空腔，且第二介電層位於這些空腔內。以機械驅動方式令位於空腔內之第二介電層填滿空腔。接著，壓合二晶片，並固化第二介電層，令二晶片相互固定。
技術摘要-英文: (空)
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5917193
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參考網址: (空)
備註: P51020062TW
特殊情形: (空)

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 3

序號653
產出年度93
技術名稱-中文厚膜光阻製程技術
執行單位工研院電子所
產出單位(空)
計畫名稱工研院精密製造與微機電領域環境建構計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文厚膜光阻主要用來產生high aspect ratio (高深寬比)的結構，厚膜光阻作出結構後，再加上後續的電鑄製程，便可以用來製造如齒輪、線圈、微流道，或可以用來作為Deep Si RIE的Mask材料。
技術現況敘述-英文(空)
技術規格正光阻 : 光阻厚度 ~ 60um, 深寬比~3 負光阻 : 光阻厚度~ 800um, 深寬比~30
技術成熟度試量產
可應用範圍Bump Fabrication, Wire Interconnect, High Aspect Ratio Structure.Bio chip,Inkjet Head,Plannar light circuit.
潛力預估應用潛力中
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱KCWEN@itri.org.tw
參考網址http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備參考資料：（如國際會議發表情形或智慧財產權已獲取情形…等）熱墊板,曝光機
需具備之專業人才熟悉黃光單站製程。
序號: 653
產出年度: 93
技術名稱-中文: 厚膜光阻製程技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 工研院精密製造與微機電領域環境建構計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 厚膜光阻主要用來產生high aspect ratio (高深寬比)的結構，厚膜光阻作出結構後，再加上後續的電鑄製程，便可以用來製造如齒輪、線圈、微流道，或可以用來作為Deep Si RIE的Mask材料。
技術現況敘述-英文: (空)
技術規格: 正光阻 : 光阻厚度 ~ 60um, 深寬比~3 負光阻 : 光阻厚度~ 800um, 深寬比~30
技術成熟度: 試量產
可應用範圍: Bump Fabrication, Wire Interconnect, High Aspect Ratio Structure.Bio chip,Inkjet Head,Plannar light circuit.
潛力預估: 應用潛力中
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
電子信箱: KCWEN@itri.org.tw
參考網址: http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備: 參考資料：（如國際會議發表情形或智慧財產權已獲取情形…等）熱墊板,曝光機
需具備之專業人才: 熟悉黃光單站製程。

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 4

序號673
產出年度93
技術名稱-中文低應力薄膜製程技術
執行單位工研院電子所
產出單位(空)
計畫名稱工研院精密製造與微機電領域環境建構計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文我們發現大多數的微機電元件需使用低應力氮化矽薄膜做基材,本計畫利用低壓化學氣相沉積低應力氮化矽(Si-rich Nitride)薄膜。
技術現況敘述-英文(空)
技術規格SIN Film Stress
技術成熟度量產
可應用範圍氮化矽薄膜在微機電的應用常使用氮化矽薄膜做出懸臂與振動薄膜等支撐結構,亦用來作為電性隔離,Hard Mask,適當控制應力值,可用來作為結構的抬昇臂,利用該製程也成功開發出V-Groove及AFM-Tip的製造。
潛力預估面型微加工重要技術,應用潛力高
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱KCWEN@itri.org.tw
參考網址http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備參考資料：（如國際會議發表情形或智慧財產權已獲取情形…等） 1.低壓化學氣相沉積低應力氮化矽薄膜研發 2.面型微機電系統製程技術開發與服務
需具備之專業人才具備爐管設備維修及製程人才。
序號: 673
產出年度: 93
技術名稱-中文: 低應力薄膜製程技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 工研院精密製造與微機電領域環境建構計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 我們發現大多數的微機電元件需使用低應力氮化矽薄膜做基材,本計畫利用低壓化學氣相沉積低應力氮化矽(Si-rich Nitride)薄膜。
技術現況敘述-英文: (空)
技術規格: SIN Film Stress
技術成熟度: 量產
可應用範圍: 氮化矽薄膜在微機電的應用常使用氮化矽薄膜做出懸臂與振動薄膜等支撐結構,亦用來作為電性隔離,Hard Mask,適當控制應力值,可用來作為結構的抬昇臂,利用該製程也成功開發出V-Groove及AFM-Tip的製造。
潛力預估: 面型微加工重要技術,應用潛力高
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
電子信箱: KCWEN@itri.org.tw
參考網址: http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備: 參考資料：（如國際會議發表情形或智慧財產權已獲取情形…等） 1.低壓化學氣相沉積低應力氮化矽薄膜研發 2.面型微機電系統製程技術開發與服務
需具備之專業人才: 具備爐管設備維修及製程人才。

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 5

序號674
產出年度93
技術名稱-中文矽晶深蝕刻製程技術
執行單位工研院電子所
產出單位(空)
計畫名稱工研院精密製造與微機電領域環境建構計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文如何得到高蝕刻速率、高選擇比、高非均向性、高蝕刻深度及高深寬比是矽深蝕刻製程技術中主要的課題。
技術現況敘述-英文(空)
技術規格Etching depth: 10~300um . Etching rate: 1~3um/mi
技術成熟度實驗室階段
可應用範圍矽深蝕刻製程技術是微機電系統 (MEMS)中非常重要的一環,可利用所製作之高深寬比結構設計製作加速度計STM,微感測器,熱泡式噴墨頭等。
潛力預估微加工技術重要技術,但成本高,應用潛力中等
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱KCWEN@itri.org.tw
參考網址http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備參考資料：（如國際會議發表情形或智慧財產權已獲取情形…等） ICP or DRIE
需具備之專業人才半導體之乾蝕刻製程為基礎。
序號: 674
產出年度: 93
技術名稱-中文: 矽晶深蝕刻製程技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 工研院精密製造與微機電領域環境建構計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 如何得到高蝕刻速率、高選擇比、高非均向性、高蝕刻深度及高深寬比是矽深蝕刻製程技術中主要的課題。
技術現況敘述-英文: (空)
技術規格: Etching depth: 10~300um . Etching rate: 1~3um/mi
技術成熟度: 實驗室階段
可應用範圍: 矽深蝕刻製程技術是微機電系統 (MEMS)中非常重要的一環,可利用所製作之高深寬比結構設計製作加速度計STM,微感測器,熱泡式噴墨頭等。
潛力預估: 微加工技術重要技術,但成本高,應用潛力中等
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
電子信箱: KCWEN@itri.org.tw
參考網址: http://itrijs.itri.org.tw/main/select.j
所須軟硬體設備: 參考資料：（如國際會議發表情形或智慧財產權已獲取情形…等） ICP or DRIE
需具備之專業人才: 半導體之乾蝕刻製程為基礎。

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 6

序號999
產出年度94
技術名稱-中文3D基板式堆疊構裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文以Solder Ball為Interconnection的3D堆疊構裝，可有效益的整合不同功能的晶片於同一構裝模組中，不僅能大幅減少電子構裝的尺寸，更能達到System in Package (SiP)的效能。此外，藉由Thermal Via、Thermal Ball及外露銅箔層的整合散熱設計，可使3D堆疊構裝的散熱效能，大幅提升。創新的可靠度測試設計，能同時評估Component Level 及Board Level的可靠度。
技術現況敘述-英文(空)
技術規格Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_；一步成型式導通孔技術
技術成熟度試量產
可應用範圍隨著System in Package的技術發展趨勢日漸重要，3D堆疊構裝的技術，日益受電子產品市場的矚目。
潛力預估藉著3D堆疊構裝的發展，除了能將記憶體在電路板上所佔的面積大幅縮小， 提升電子產品縮小化的效率外，更能將原本功能不同的晶片整合在同一構裝模組中，而以最有效益的方式，達到System in Package的效益。
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱kcwen@itri.org.tw
參考網址(空)
所須軟硬體設備Flip chip bonder，Reflow ove
需具備之專業人才覆晶組裝製程技術
序號: 999
產出年度: 94
技術名稱-中文: 3D基板式堆疊構裝技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 電子關鍵性材料與整合模組發展四年計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 以Solder Ball為Interconnection的3D堆疊構裝，可有效益的整合不同功能的晶片於同一構裝模組中，不僅能大幅減少電子構裝的尺寸，更能達到System in Package (SiP)的效能。此外，藉由Thermal Via、Thermal Ball及外露銅箔層的整合散熱設計，可使3D堆疊構裝的散熱效能，大幅提升。創新的可靠度測試設計，能同時評估Component Level 及Board Level的可靠度。
技術現況敘述-英文: (空)
技術規格: Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_；一步成型式導通孔技術
技術成熟度: 試量產
可應用範圍: 隨著System in Package的技術發展趨勢日漸重要，3D堆疊構裝的技術，日益受電子產品市場的矚目。
潛力預估: 藉著3D堆疊構裝的發展，除了能將記憶體在電路板上所佔的面積大幅縮小， 提升電子產品縮小化的效率外，更能將原本功能不同的晶片整合在同一構裝模組中，而以最有效益的方式，達到System in Package的效益。
聯絡人員: 溫國城
電話: 03-5915654
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所須軟硬體設備: Flip chip bonder，Reflow ove
需具備之專業人才: 覆晶組裝製程技術

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 7

序號1003
產出年度94
技術名稱-中文銅晶片覆晶凸塊植球與組裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文於銅晶片上利用濺鍍/電鍍及無電鍍的方式分別製作Ti/Cu及Ni/Au UBM並分別配合錫鉛電鍍及印刷技術來完成覆晶凸塊植球技術。此二種植球技術(電鍍及印刷)已通過高溫儲存及溫度循環等可靠度測試。而後者(無電鍍Ni/Au UBM +錫鉛印刷)又稱為低成本覆晶植球技術，已將其應用於I/O數為81且為周邊排列方式的測試載具上，加以組裝於基板並已通過可靠度測試。
技術現況敘述-英文(空)
技術規格Pitch: 200, 250, 540 μm_x000D_；Solder Bump Height: 80, 100,130 μm_x000D_；UBM: Ti/Cu, Electroless Ni/Au
技術成熟度試量產
可應用範圍以銅導線製程的高階晶片，可應用Chipset、ASIC、CPU等。
潛力預估比起過去使用的鋁導線，銅導線有較低的RC延遲特性及較佳的電子漂移阻抗，尤其當線寬愈來愈窄的時候，其對高頻的影響愈來愈大，被視為下一代高速積體電路的明星製程，然國際間至今仍普遍缺乏銅製程構裝技術，而國內下游相關業者 ，目前尚未有明顯因應之道。 值此以銅代鋁的關鍵時刻，電光所構裝技術組發展以銅代鋁的銅晶片構裝技術，以銅為導體，可減少訊號延遲、降低electro-migration產生、增加構裝密度，並提高積體電路整體的速度，是未來構裝產業需投注高度研究的技術。
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱kcwen@itri.org.tw
參考網址(空)
所須軟硬體設備構裝廠、IC廠封裝部門。
需具備之專業人才機械、材料、化學(化工)
序號: 1003
產出年度: 94
技術名稱-中文: 銅晶片覆晶凸塊植球與組裝技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 電子關鍵性材料與整合模組發展四年計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 於銅晶片上利用濺鍍/電鍍及無電鍍的方式分別製作Ti/Cu及Ni/Au UBM並分別配合錫鉛電鍍及印刷技術來完成覆晶凸塊植球技術。此二種植球技術(電鍍及印刷)已通過高溫儲存及溫度循環等可靠度測試。而後者(無電鍍Ni/Au UBM +錫鉛印刷)又稱為低成本覆晶植球技術，已將其應用於I/O數為81且為周邊排列方式的測試載具上，加以組裝於基板並已通過可靠度測試。
技術現況敘述-英文: (空)
技術規格: Pitch: 200, 250, 540 μm_x000D_；Solder Bump Height: 80, 100,130 μm_x000D_；UBM: Ti/Cu, Electroless Ni/Au
技術成熟度: 試量產
可應用範圍: 以銅導線製程的高階晶片，可應用Chipset、ASIC、CPU等。
潛力預估: 比起過去使用的鋁導線，銅導線有較低的RC延遲特性及較佳的電子漂移阻抗，尤其當線寬愈來愈窄的時候，其對高頻的影響愈來愈大，被視為下一代高速積體電路的明星製程，然國際間至今仍普遍缺乏銅製程構裝技術，而國內下游相關業者 ，目前尚未有明顯因應之道。 值此以銅代鋁的關鍵時刻，電光所構裝技術組發展以銅代鋁的銅晶片構裝技術，以銅為導體，可減少訊號延遲、降低electro-migration產生、增加構裝密度，並提高積體電路整體的速度，是未來構裝產業需投注高度研究的技術。
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
電子信箱: kcwen@itri.org.tw
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所須軟硬體設備: 構裝廠、IC廠封裝部門。
需具備之專業人才: 機械、材料、化學(化工)

# 03-5915654 於 經濟部產業技術司–可移轉技術資料集 - 8

序號1004
產出年度94
技術名稱-中文銅晶片打線接合構裝技術
執行單位工研院電子所
產出單位(空)
計畫名稱電子關鍵性材料與整合模組發展四年計畫
領域(空)
已申請專利之國家(空)
已獲得專利之國家(空)
技術現況敘述-中文由於銅導線能符合IC線路設計高速化與體積縮小化的需求，而有銅晶片的開發。從最早商品化的IBM Power PC750開始，就有廠商陸續宣佈加入銅晶片的戰場。由於打線接合為目前台灣普遍使用之封裝方式，因此建立銅晶片打線接合構裝技術相當重要。為了解銅晶片構裝之可靠度受pad cap 材質、barrier layer 選擇、介金屬形成狀況、以及打線參數之影響，因此電子所積極投入銅晶片打線接合的技術之研究及製程之開發，目前已有顯著成果，可以技術移轉業界，項目包括：Cu Chip 之 Pad Metallization for Wire Bonding製程開發、Effects of caps on copper pads 、Application of aluminum caps 、Effects of copper pad barrier types_x000D_、Application of electroless nickel/gold caps_x000D_、Cu Chip 之Wire Bonding 製程參數開發、田口品質工程實驗參數調整、Reliability驗證及failure mode analysis_x000D_
技術現況敘述-英文(空)
技術規格Test Vehicle：Thermosonic ball bond with 25μm or 30μm Au wire_x000D_詳細規格視銅晶片來源而定，並由電子所與合作廠商共同
技術成熟度量產
可應用範圍應用於所有銅晶片需打線接合之產品。
潛力預估Filing two patents for copper chip package_x000D_，Cu/barrier/Al or Ni/Au cap可自製_x000D_，Wire bond quality 經HTS Reliability驗證_x000D_
聯絡人員溫國城
電話03-5915654
傳真03-5820412
電子信箱kcwen@itri.org.tw
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所須軟硬體設備構裝廠、IC廠封裝部門。
需具備之專業人才Wire Bonding Technology
序號: 1004
產出年度: 94
技術名稱-中文: 銅晶片打線接合構裝技術
執行單位: 工研院電子所
產出單位: (空)
計畫名稱: 電子關鍵性材料與整合模組發展四年計畫
領域: (空)
已申請專利之國家: (空)
已獲得專利之國家: (空)
技術現況敘述-中文: 由於銅導線能符合IC線路設計高速化與體積縮小化的需求，而有銅晶片的開發。從最早商品化的IBM Power PC750開始，就有廠商陸續宣佈加入銅晶片的戰場。由於打線接合為目前台灣普遍使用之封裝方式，因此建立銅晶片打線接合構裝技術相當重要。為了解銅晶片構裝之可靠度受pad cap 材質、barrier layer 選擇、介金屬形成狀況、以及打線參數之影響，因此電子所積極投入銅晶片打線接合的技術之研究及製程之開發，目前已有顯著成果，可以技術移轉業界，項目包括：Cu Chip 之 Pad Metallization for Wire Bonding製程開發、Effects of caps on copper pads 、Application of aluminum caps 、Effects of copper pad barrier types_x000D_、Application of electroless nickel/gold caps_x000D_、Cu Chip 之Wire Bonding 製程參數開發、田口品質工程實驗參數調整、Reliability驗證及failure mode analysis_x000D_
技術現況敘述-英文: (空)
技術規格: Test Vehicle：Thermosonic ball bond with 25μm or 30μm Au wire_x000D_詳細規格視銅晶片來源而定，並由電子所與合作廠商共同
技術成熟度: 量產
可應用範圍: 應用於所有銅晶片需打線接合之產品。
潛力預估: Filing two patents for copper chip package_x000D_，Cu/barrier/Al or Ni/Au cap可自製_x000D_，Wire bond quality 經HTS Reliability驗證_x000D_
聯絡人員: 溫國城
電話: 03-5915654
傳真: 03-5820412
電子信箱: kcwen@itri.org.tw
參考網址: (空)
所須軟硬體設備: 構裝廠、IC廠封裝部門。
需具備之專業人才: Wire Bonding Technology
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影音訊號自動檢測技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 影像錯誤檢測：如無訊號、停格、斷續、雪花、扭曲、影像內容錯置等 2. 聲音錯誤檢測：如無訊號、停格、斷續、預設雜訊、音量異常等 3. 影音同步異常檢測：與參考樣本之不同步誤差 | 潛力預估: 1. 加速影音軟硬體開發時程，縮短 time-to-market，提昇產品競爭力 2. 促進影音軟硬體產品生產檢測自動化，降低生產成本

英文文句分析處理技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1.斷句處理。 2.文字正規化。 3.詞性（POS）標記。 4.字轉音（T2P）。 5.英文字典建置。 | 潛力預估: 1.支援未來數位學習計畫中發展英文學習技術 2.人機互動介面上提供英文互動技術。

人臉說話影像語音同步標記資料庫

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 拍攝之影像像素數目為720x480，調整為640x480格式。音訊取樣率44.1kHz、雙聲道，轉換為取樣率16kHz, 16bits/sample單聲道格式，以方便之後作音素校準(audio al... | 潛力預估: 提供人臉說話技術研發所需資料庫，以及建構資料庫之經驗，加速talking head 技術發展

3G UMTS Core Ntework

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 符合3GPP規範之SGSN、GGSN、HSS、 RNC emulator及UE emulator | 潛力預估: 國內廠商對3G之技術掌握度不足，本技術可為研發單位提供完整的運轉平台，加速3G相關技術之開發速度

MMS Relay/Server

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合3GPP 23.140標準 2. 完整的MM1、MM3、MM4、MM7介面，可提供多樣化的MMS服務 | 潛力預估: 隨著數位內容產業的成熟，數位內容服務業者可藉由本系統建立完整的服務平台

Wireless Call Agent技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合SIP(RFC 3261)標準 2. 具備NAT/Firewall Traversal功能 3. 支援Wi-Fi Mobility功能 | 潛力預估: 依據工研院經資中心研究，預估至2007年，VoIP企業用戶市場即可達95億美元以上，本計畫將可協助國內廠商在此新興IP電信產業取得世界領先地位。

Software-based VoIP Middleware技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. Jitter Buffer Control 2. Voice Codec : G.711/G.726/G.729AB and G.723.1A 3. VAD and CNG 4. Tones ... | 潛力預估: 由於本技術可應用在RISC-only之開發平台,無須搭配DSP硬體元件，因此衍生之VoIP產品將具有價格之競爭力，可協助國內廠商大幅開拓IP電信設備之龐大市場，預計將為國內產業帶來數億元之商機。

下世代多業務光都會接取網路技術驗測技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 符合 Telcordia 標準 Physical、Framing、Synchronous、Jitter及SDH OAM等 功能測試驗證流程 | 潛力預估: 提供國內相關都會接取光通訊產業功能/效能驗測服務，以提昇光通訊產品品質

GFP-Based Ethernet over SDH測試技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: ITU-T G.7041 155.52 Mbps GFP 功能測試驗證流程 | 潛力預估: 以目前的都會網路架構而言，利用NG SDH提供Multi-service Transport是最經濟快速的做法，IDC 更預測2008年時NG SDH based MSPP 之產值將達到約$3.5 B...

Burst Mode CDR量測技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 2.5 Gbps CDR (Clock Data Recovery) 的Locking Time 及 Jitter | 潛力預估: PON技術在目前全球FTTx寬頻服務推動下成為最新熱門技術之一，IDC 估計2008年時，相關產值約可達到$2.4 Billion USD。國內部分都會接取光通訊廠商也相繼投入此相關領域的研發投資如...

DVB-T數位電視接收平台技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合DVB-T標準 2. 雙Tuner模組 3. Smart Card 界面 4. RGB 數位輸出 | 潛力預估: 可擴大數位電視影音服務、數位電視地面廣播與行動接收服務、SD標準畫質顯示等需要多媒體視訊及數位影音內容展現之產業

廣播型MHP Middleware平台技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. MHP JavaTV 相容,DSM-CC OC 解碼, DVB-SI 解碼, AWT 中文顯示 2. Java-based AV Player, 電子節目表 EPG | 潛力預估: 廣播式數位電視多媒體應用及數位內容產業，結合LCD高畫質顯示器產業與數位家庭，將驅動新一波數位娛樂服務平台應用

DTV IPMP多媒體資源智權管理技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 此系統使用Client-Server的PC-based平台架構 2. 系統提供數位視訊內容的授權使用管理服務 3. 系統搭配Smartcard及X.509 PKI密鑰技術 4. 系統憑證相容於M... | 潛力預估: 數位內容與DRM系統建置，可控制多媒體內容及相關數位文件之權限使用管理，是數位內容服務基礎設施。相關的特定領域系統，如數位學習、數位圖書館藏，也隨之存在極大的市場契機

支援多影音格式之串流平台

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合RFC標準 2. 支援多種播放器及平台 | 潛力預估: 視訊串流技術幾乎無所不在，以IP為base的多媒體應用，可提供各式各樣的multimedia services，目前家庭網路的成熟及以客廳為娛樂中心的概念之形成，使得家庭影音串流平台成為當下的發展重...

多點影音播放系統

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1.Video Codec : MPEG-1/2/4 WMV 2.Audio Codec : MP2/3 AAC AC3 | 潛力預估: 隨著數位家庭的成熟，影音播放的DMA相關產品將成為主要的消費產品

影音訊號自動檢測技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 影像錯誤檢測：如無訊號、停格、斷續、雪花、扭曲、影像內容錯置等 2. 聲音錯誤檢測：如無訊號、停格、斷續、預設雜訊、音量異常等 3. 影音同步異常檢測：與參考樣本之不同步誤差 | 潛力預估: 1. 加速影音軟硬體開發時程，縮短 time-to-market，提昇產品競爭力 2. 促進影音軟硬體產品生產檢測自動化，降低生產成本

英文文句分析處理技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1.斷句處理。 2.文字正規化。 3.詞性（POS）標記。 4.字轉音（T2P）。 5.英文字典建置。 | 潛力預估: 1.支援未來數位學習計畫中發展英文學習技術 2.人機互動介面上提供英文互動技術。

人臉說話影像語音同步標記資料庫

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 拍攝之影像像素數目為720x480，調整為640x480格式。音訊取樣率44.1kHz、雙聲道，轉換為取樣率16kHz, 16bits/sample單聲道格式，以方便之後作音素校準(audio al... | 潛力預估: 提供人臉說話技術研發所需資料庫，以及建構資料庫之經驗，加速talking head 技術發展

3G UMTS Core Ntework

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 符合3GPP規範之SGSN、GGSN、HSS、 RNC emulator及UE emulator | 潛力預估: 國內廠商對3G之技術掌握度不足，本技術可為研發單位提供完整的運轉平台，加速3G相關技術之開發速度

MMS Relay/Server

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合3GPP 23.140標準 2. 完整的MM1、MM3、MM4、MM7介面，可提供多樣化的MMS服務 | 潛力預估: 隨著數位內容產業的成熟，數位內容服務業者可藉由本系統建立完整的服務平台

Wireless Call Agent技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合SIP(RFC 3261)標準 2. 具備NAT/Firewall Traversal功能 3. 支援Wi-Fi Mobility功能 | 潛力預估: 依據工研院經資中心研究，預估至2007年，VoIP企業用戶市場即可達95億美元以上，本計畫將可協助國內廠商在此新興IP電信產業取得世界領先地位。

Software-based VoIP Middleware技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. Jitter Buffer Control 2. Voice Codec : G.711/G.726/G.729AB and G.723.1A 3. VAD and CNG 4. Tones ... | 潛力預估: 由於本技術可應用在RISC-only之開發平台,無須搭配DSP硬體元件，因此衍生之VoIP產品將具有價格之競爭力，可協助國內廠商大幅開拓IP電信設備之龐大市場，預計將為國內產業帶來數億元之商機。

下世代多業務光都會接取網路技術驗測技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 符合 Telcordia 標準 Physical、Framing、Synchronous、Jitter及SDH OAM等 功能測試驗證流程 | 潛力預估: 提供國內相關都會接取光通訊產業功能/效能驗測服務，以提昇光通訊產品品質

GFP-Based Ethernet over SDH測試技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: ITU-T G.7041 155.52 Mbps GFP 功能測試驗證流程 | 潛力預估: 以目前的都會網路架構而言，利用NG SDH提供Multi-service Transport是最經濟快速的做法，IDC 更預測2008年時NG SDH based MSPP 之產值將達到約$3.5 B...

Burst Mode CDR量測技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 2.5 Gbps CDR (Clock Data Recovery) 的Locking Time 及 Jitter | 潛力預估: PON技術在目前全球FTTx寬頻服務推動下成為最新熱門技術之一，IDC 估計2008年時，相關產值約可達到$2.4 Billion USD。國內部分都會接取光通訊廠商也相繼投入此相關領域的研發投資如...

DVB-T數位電視接收平台技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合DVB-T標準 2. 雙Tuner模組 3. Smart Card 界面 4. RGB 數位輸出 | 潛力預估: 可擴大數位電視影音服務、數位電視地面廣播與行動接收服務、SD標準畫質顯示等需要多媒體視訊及數位影音內容展現之產業

廣播型MHP Middleware平台技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. MHP JavaTV 相容,DSM-CC OC 解碼, DVB-SI 解碼, AWT 中文顯示 2. Java-based AV Player, 電子節目表 EPG | 潛力預估: 廣播式數位電視多媒體應用及數位內容產業，結合LCD高畫質顯示器產業與數位家庭，將驅動新一波數位娛樂服務平台應用

DTV IPMP多媒體資源智權管理技術

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 此系統使用Client-Server的PC-based平台架構 2. 系統提供數位視訊內容的授權使用管理服務 3. 系統搭配Smartcard及X.509 PKI密鑰技術 4. 系統憑證相容於M... | 潛力預估: 數位內容與DRM系統建置，可控制多媒體內容及相關數位文件之權限使用管理，是數位內容服務基礎設施。相關的特定領域系統，如數位學習、數位圖書館藏，也隨之存在極大的市場契機

支援多影音格式之串流平台

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1. 符合RFC標準 2. 支援多種播放器及平台 | 潛力預估: 視訊串流技術幾乎無所不在，以IP為base的多媒體應用，可提供各式各樣的multimedia services，目前家庭網路的成熟及以客廳為娛樂中心的概念之形成，使得家庭影音串流平台成為當下的發展重...

多點影音播放系統

執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 工研院通訊與光電領域環境建構計畫 | 領域: | 技術規格: 1.Video Codec : MPEG-1/2/4 WMV 2.Audio Codec : MP2/3 AAC AC3 | 潛力預估: 隨著數位家庭的成熟，影音播放的DMA相關產品將成為主要的消費產品

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