Parallel Architecture Core- Digital Signal Processor Core (PAC DSP Core)
- 經濟部產業技術司–可移轉技術資料集 @ 經濟部
技術名稱-中文Parallel Architecture Core- Digital Signal Processor Core (PAC DSP Core)的執行單位是工研院晶片中心, 產出年度是94, 計畫名稱是晶片系統關鍵技術發展四年計畫, 技術規格是Process: 130 nm；Architecture: Scalar + 4-way VLIW；Data path width: 32-bit fixed point arithmetic；Maximum Frequency: 300；Performance: 1500 MIPS / 1200 ..., 潛力預估是Forward Concepts預估2005年時, 全球Telematics的硬體與軟體服務的產值將達270億美元，提供了DSP應用的無限商機。隨著VoIP通話傳輸品質的改善以及企業對通話成本的控制，VoIP的需求將會持續成長。據Forward Concepts的估計，年複合成長率將達116%，從2....
| 序號 | 1397 |
| 產出年度 | 94 |
| 技術名稱-中文 | Parallel Architecture Core- Digital Signal Processor Core (PAC DSP Core) |
| 執行單位 | 工研院晶片中心 |
| 產出單位 | (空) |
| 計畫名稱 | 晶片系統關鍵技術發展四年計畫 |
| 領域 | (空) |
| 已申請專利之國家 | (空) |
| 已獲得專利之國家 | (空) |
| 技術現況敘述-中文 | PACDSP 為新一代的高效能數位訊號處理器。以VLIW和SIMD Instruction Set支援高平行度的運算需求。VLIW Processor降低了Multi-Issue 架構在功率消耗上的傷害。以Variable Instruction/Packet Length來處理Code Density的問題。當VLIW Processor支援了Variable Length Instruction/Packet的Feature之後，隨之而來的就是複雜的Dispatch問題。PACDSP的Hierarchical Encoding/Decoding Technical 成功的降低這個問題對效能造成的傷害。PACDSP在Data Path內設計了Adaptive Power Management Unit，動態的調整Data Path的組態以降低功率的消耗。 |
| 技術現況敘述-英文 | (空) |
| 技術規格 | Process: 130 nm；Architecture: Scalar + 4-way VLIW；Data path width: 32-bit fixed point arithmetic；Maximum Frequency: 300；Performance: 1500 MIPS / 1200 NMACS / 2100 MOPS (16-bit) / 3300 MOPS (8-bit)；Peak Power Consumption (with memory): 250mW, 083mW/MHz, 0.16mW/MIPS； of multiply-accumulate: 2 / 4 (16-bit)；SIMD support: Yes；Endian conversion support: Yes；Pipeline stages: 8；Area: 1.2 mm2；Development tools: C compiler, Assembler, Linker, Debugger, Instruction set simulator, Instruction level power estimator |
| 技術成熟度 | PACDSP於2005年完成2.0版及其Video/Audio Demo，並完成Silicon Proven。目前正針對2.0版的缺點部分的修正，將於2006年中讓PAC DSP v3.0 Tape Out，達到目標規格。而目前多項模擬數據顯示PAC DSP v3.0將於Area，Power，Performance多項指標達到世界一流水準。 |
| 可應用範圍 | Potable Device為PACDSP主要的應用領域。為了符合這個領域的不同應用之間效能需求及其運算特性的不同。PACDSP 以Scalable VLIW Data Path及Customized FU ，讓System Designer在設計系統的過程中能因應Application的需求調整PACDSP的運算效能。除此之外，Multi-function Portable Device會同時承載不同的應用。使用者在切換不同應用的過程中，也可針對不同應用的特性動態調整PACDSP的效能並搭配上PACDSP的Power Management機制讓整個系統隨時處於最佳化的狀態下。 |
| 潛力預估 | Forward Concepts預估2005年時, 全球Telematics的硬體與軟體服務的產值將達270億美元，提供了DSP應用的無限商機。隨著VoIP通話傳輸品質的改善以及企業對通話成本的控制，VoIP的需求將會持續成長。據Forward Concepts的估計，年複合成長率將達116%，從2001年的1200萬埠到2006年的5億6千萬埠。而VoIP DSP晶片的銷售，也將從2001年的129百萬美元增加至2006年的14億美元。此計劃之研究成果將可協助國內廠商進入中高階DSP市場，開創新的商機。 |
| 聯絡人員 | 林奇君 |
| 電話 | 03-591-2863 |
| 傳真 | 03-591-3183 |
| 電子信箱 | Edward_Lin@itri.org.tw |
| 參考網址 | http://www.itri.org.tw/ |
| 所須軟硬體設備 | (空) |
| 需具備之專業人才 | Digital design engineer and Software engineer |
| 同步更新日期 | 2023-07-22 |
序號1397 |
產出年度94 |
技術名稱-中文Parallel Architecture Core- Digital Signal Processor Core (PAC DSP Core) |
執行單位工研院晶片中心 |
產出單位(空) |
計畫名稱晶片系統關鍵技術發展四年計畫 |
領域(空) |
已申請專利之國家(空) |
已獲得專利之國家(空) |
技術現況敘述-中文PACDSP 為新一代的高效能數位訊號處理器。以VLIW和SIMD Instruction Set支援高平行度的運算需求。VLIW Processor降低了Multi-Issue 架構在功率消耗上的傷害。以Variable Instruction/Packet Length來處理Code Density的問題。當VLIW Processor支援了Variable Length Instruction/Packet的Feature之後，隨之而來的就是複雜的Dispatch問題。PACDSP的Hierarchical Encoding/Decoding Technical 成功的降低這個問題對效能造成的傷害。PACDSP在Data Path內設計了Adaptive Power Management Unit，動態的調整Data Path的組態以降低功率的消耗。 |
技術現況敘述-英文(空) |
技術規格Process: 130 nm；Architecture: Scalar + 4-way VLIW；Data path width: 32-bit fixed point arithmetic；Maximum Frequency: 300；Performance: 1500 MIPS / 1200 NMACS / 2100 MOPS (16-bit) / 3300 MOPS (8-bit)；Peak Power Consumption (with memory): 250mW, 083mW/MHz, 0.16mW/MIPS； of multiply-accumulate: 2 / 4 (16-bit)；SIMD support: Yes；Endian conversion support: Yes；Pipeline stages: 8；Area: 1.2 mm2；Development tools: C compiler, Assembler, Linker, Debugger, Instruction set simulator, Instruction level power estimator |
技術成熟度PACDSP於2005年完成2.0版及其Video/Audio Demo，並完成Silicon Proven。目前正針對2.0版的缺點部分的修正，將於2006年中讓PAC DSP v3.0 Tape Out，達到目標規格。而目前多項模擬數據顯示PAC DSP v3.0將於Area，Power，Performance多項指標達到世界一流水準。 |
可應用範圍Potable Device為PACDSP主要的應用領域。為了符合這個領域的不同應用之間效能需求及其運算特性的不同。PACDSP 以Scalable VLIW Data Path及Customized FU ，讓System Designer在設計系統的過程中能因應Application的需求調整PACDSP的運算效能。除此之外，Multi-function Portable Device會同時承載不同的應用。使用者在切換不同應用的過程中，也可針對不同應用的特性動態調整PACDSP的效能並搭配上PACDSP的Power Management機制讓整個系統隨時處於最佳化的狀態下。 |
潛力預估Forward Concepts預估2005年時, 全球Telematics的硬體與軟體服務的產值將達270億美元，提供了DSP應用的無限商機。隨著VoIP通話傳輸品質的改善以及企業對通話成本的控制，VoIP的需求將會持續成長。據Forward Concepts的估計，年複合成長率將達116%，從2001年的1200萬埠到2006年的5億6千萬埠。而VoIP DSP晶片的銷售，也將從2001年的129百萬美元增加至2006年的14億美元。此計劃之研究成果將可協助國內廠商進入中高階DSP市場，開創新的商機。 |
聯絡人員林奇君 |
電話03-591-2863 |
傳真03-591-3183 |
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需具備之專業人才Digital design engineer and Software engineer |
同步更新日期2023-07-22 |
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| 產出年度 | 94 |
| 技術名稱-中文 | Dual-Core AMBA-based系統晶片設計平台 (AMBA-based SoC Platform and IP) |
| 執行單位 | 工研院晶片中心 |
| 產出單位 | (空) |
| 計畫名稱 | 工研院電子資訊與通訊光電領域環境建構計畫 |
| 領域 | (空) |
| 已申請專利之國家 | (空) |
| 已獲得專利之國家 | (空) |
| 技術現況敘述-中文 | 平台式系統晶片設計方法(Platform-based SoC Design)為系統晶片設計主流，可以大幅加速系統晶片開發時程，並縮短系統驗證時間，提高產品成功機會。本技術以業界最流行的AMBA 2.0匯流排技術為基礎，建構一低功耗Dual-core AMBA-based SoC設計平台，包含完整的、預先驗證過的AMBA-compliant IP，以及 multi-layered AHB bus架構，提供一系統晶片設計的快速解決方案。 |
| 技術現況敘述-英文 | (空) |
| 技術規格 | Dual-core Architecture、MPU/DSP: AHB-Compliant Cores (ARM7TDMI, ARM922T, MIPS…)、Multiple-layered On-chip AMBA Bus (AMBA 2.0)、Virtual Prototyping w/Performance Evaluation、Dual-Core Platform with Efficient IPC、 High-Perf. Memory Controller、SOC with Application-aware (DVFS) Power Management、Versatile Development Kit（PAC System Developer Kit）、AMBA-Compliant IP: UART, SMI, VIC, DMAC, IEEE 1284, Timer/Watch Dog, I2C, DDR-SDRAM Controller, LCD Controller, SPI/SSI Controller, I2S, SD/MMC |
| 技術成熟度 | 已有PSDK (PAC System Developer Kit), 2006年12月將有SoC 雛型。 |
| 可應用範圍 | Portable Media Player/ AMBA 2.0/Embedded-Computing SoC。 |
| 潛力預估 | 開發系統晶片設計平台，促成Dual Core (MPU+DSP)技術平台發展，技術上具備完整AMBA-compliant IP，可縮短Time-to-the-Market, 提昇SoC產品品質，FPGA-based Development Kit 等特色；此平台技術同時可提昇國內在PMP、VoIP Phone、Smart Phone等產品開發之能力。將AMBA-based系統晶片設計平台與其他相關技術，成為具系統性功能之技術，將來移轉產業界，可產生綜效(Total Solution)，並帶來可觀之商機。 |
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| 參考網址 | http://www.itri.org.tw/ |
| 所須軟硬體設備 | (空) |
| 需具備之專業人才 | Digital design engineer and software engineer |
| 序號: 1398 |
| 產出年度: 94 |
| 技術名稱-中文: Dual-Core AMBA-based系統晶片設計平台 (AMBA-based SoC Platform and IP) |
| 執行單位: 工研院晶片中心 |
| 產出單位: (空) |
| 計畫名稱: 工研院電子資訊與通訊光電領域環境建構計畫 |
| 領域: (空) |
| 已申請專利之國家: (空) |
| 已獲得專利之國家: (空) |
| 技術現況敘述-中文: 平台式系統晶片設計方法(Platform-based SoC Design)為系統晶片設計主流，可以大幅加速系統晶片開發時程，並縮短系統驗證時間，提高產品成功機會。本技術以業界最流行的AMBA 2.0匯流排技術為基礎，建構一低功耗Dual-core AMBA-based SoC設計平台，包含完整的、預先驗證過的AMBA-compliant IP，以及 multi-layered AHB bus架構，提供一系統晶片設計的快速解決方案。 |
| 技術現況敘述-英文: (空) |
| 技術規格: Dual-core Architecture、MPU/DSP: AHB-Compliant Cores (ARM7TDMI, ARM922T, MIPS…)、Multiple-layered On-chip AMBA Bus (AMBA 2.0)、Virtual Prototyping w/Performance Evaluation、Dual-Core Platform with Efficient IPC、 High-Perf. Memory Controller、SOC with Application-aware (DVFS) Power Management、Versatile Development Kit（PAC System Developer Kit）、AMBA-Compliant IP: UART, SMI, VIC, DMAC, IEEE 1284, Timer/Watch Dog, I2C, DDR-SDRAM Controller, LCD Controller, SPI/SSI Controller, I2S, SD/MMC |
| 技術成熟度: 已有PSDK (PAC System Developer Kit), 2006年12月將有SoC 雛型。 |
| 可應用範圍: Portable Media Player/ AMBA 2.0/Embedded-Computing SoC。 |
| 潛力預估: 開發系統晶片設計平台，促成Dual Core (MPU+DSP)技術平台發展，技術上具備完整AMBA-compliant IP，可縮短Time-to-the-Market, 提昇SoC產品品質，FPGA-based Development Kit 等特色；此平台技術同時可提昇國內在PMP、VoIP Phone、Smart Phone等產品開發之能力。將AMBA-based系統晶片設計平台與其他相關技術，成為具系統性功能之技術，將來移轉產業界，可產生綜效(Total Solution)，並帶來可觀之商機。 |
| 聯絡人員: 林奇君 |
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| 所須軟硬體設備: (空) |
| 需具備之專業人才: Digital design engineer and software engineer |
| 序號 | 1399 |
| 產出年度 | 94 |
| 技術名稱-中文 | DVFS Low-power Design Solution Package |
| 執行單位 | 工研院晶片中心 |
| 產出單位 | (空) |
| 計畫名稱 | 工研院電子資訊與通訊光電領域環境建構計畫 |
| 領域 | (空) |
| 已申請專利之國家 | (空) |
| 已獲得專利之國家 | (空) |
| 技術現況敘述-中文 | 工研院率先在IC設計技術上開發低功耗設計技術的解決方案，期望能展開台灣IC設計產業嶄新的一頁。工研院開發本技術以提供一完整低功耗解決方案，並實際應用於Dual-Core Multimedia SoC晶片開發，包含韌體、硬體架構、元件、設計、應用程式、作業系統、流程等各個階段，從各個層面達到低功耗設計。本技術能實現Clock-gating、Multi-Vth、Multi-VDD、Dynamic Voltage/Frequency Scaling (DVFS), Low-power Clock Tree Synthesis 等低功耗技巧，並提供完整設計咨詢服務。 |
| 技術現況敘述-英文 | (空) |
| 技術規格 | Multi-VDD Std. Cell Library/Level Shifter技術 ：Reduced Multi-VDD timing models of TSMC 0.13G MVth std. cell library (1.08V, 1.0V, 0.9V, 0.8V) * (HVt, NVt, LVt)、Level Shifter & Power PAD for MultiVDD Database (1.32V, 1.2V, 1.08V, 1.0V, 0.9V, 0.8V) * NVt ；Multi-Voltage Design Flow/Methodology技術 ：Multi-Vth/Multi-Voltage Design Flow/Methodology ；DVFS Test Chip (Vehicle)：Power Domain Partition Flow、DVFS Controller Reference Design；
Deliver Multi-Voltage Design Flow/Methodology via Real Chip Design；Dynamic Power Management for DVFS；Audio/Video Application S/W for DVFS |
| 技術成熟度 | 已有Test Chip & Demo System prototype。 |
| 可應用範圍 | Portable Devices e.g. Portable Media Player/IP Phone/Smart Phone SoC。 |
| 潛力預估 | 工研院在IC設計技術針對低功耗設計技術，提供完整解決方案。可降低Power Consumption 約5-50%
總體而言, 將「低功率設計技術完整解決方案」推廣至國內IC廠商，使廣泛應用於可攜式電子產品SoC，將大幅提升國內IC廠商產品在國際市場之競爭力。將「低功率設計技術完整解決方案」與其他相關技術，如：AMBA-based Platform結合，成為具系統性功能之技術，若移轉產業界，除產生綜效(Total Solution)外，並可帶來可觀之商機。 |
| 聯絡人員 | 林奇君 |
| 電話 | 03-591-2863 |
| 傳真 | 03-591-3183 |
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| 參考網址 | http://www.itri.org.tw/ |
| 所須軟硬體設備 | (空) |
| 需具備之專業人才 | Digital design engineer and software engineer |
| 序號: 1399 |
| 產出年度: 94 |
| 技術名稱-中文: DVFS Low-power Design Solution Package |
| 執行單位: 工研院晶片中心 |
| 產出單位: (空) |
| 計畫名稱: 工研院電子資訊與通訊光電領域環境建構計畫 |
| 領域: (空) |
| 已申請專利之國家: (空) |
| 已獲得專利之國家: (空) |
| 技術現況敘述-中文: 工研院率先在IC設計技術上開發低功耗設計技術的解決方案，期望能展開台灣IC設計產業嶄新的一頁。工研院開發本技術以提供一完整低功耗解決方案，並實際應用於Dual-Core Multimedia SoC晶片開發，包含韌體、硬體架構、元件、設計、應用程式、作業系統、流程等各個階段，從各個層面達到低功耗設計。本技術能實現Clock-gating、Multi-Vth、Multi-VDD、Dynamic Voltage/Frequency Scaling (DVFS), Low-power Clock Tree Synthesis 等低功耗技巧，並提供完整設計咨詢服務。 |
| 技術現況敘述-英文: (空) |
| 技術規格: Multi-VDD Std. Cell Library/Level Shifter技術 ：Reduced Multi-VDD timing models of TSMC 0.13G MVth std. cell library (1.08V, 1.0V, 0.9V, 0.8V) * (HVt, NVt, LVt)、Level Shifter & Power PAD for MultiVDD Database (1.32V, 1.2V, 1.08V, 1.0V, 0.9V, 0.8V) * NVt ；Multi-Voltage Design Flow/Methodology技術 ：Multi-Vth/Multi-Voltage Design Flow/Methodology ；DVFS Test Chip (Vehicle)：Power Domain Partition Flow、DVFS Controller Reference Design；
Deliver Multi-Voltage Design Flow/Methodology via Real Chip Design；Dynamic Power Management for DVFS；Audio/Video Application S/W for DVFS |
| 技術成熟度: 已有Test Chip & Demo System prototype。 |
| 可應用範圍: Portable Devices e.g. Portable Media Player/IP Phone/Smart Phone SoC。 |
| 潛力預估: 工研院在IC設計技術針對低功耗設計技術，提供完整解決方案。可降低Power Consumption 約5-50%
總體而言, 將「低功率設計技術完整解決方案」推廣至國內IC廠商，使廣泛應用於可攜式電子產品SoC，將大幅提升國內IC廠商產品在國際市場之競爭力。將「低功率設計技術完整解決方案」與其他相關技術，如：AMBA-based Platform結合，成為具系統性功能之技術，若移轉產業界，除產生綜效(Total Solution)外，並可帶來可觀之商機。 |
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| 電話: 03-591-2863 |
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與Parallel Architecture Core- Digital Signal Processor Core (PAC DSP Core)同分類的經濟部產業技術司–可移轉技術資料集
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 1. 包含GPRS與WLAN系統之單一功率放大器模組 2.自行新開發之2.4GHz GaAs HBT PA MMIC 3.利用LTCC內埋元件技術縮小功率放大器模組的尺寸 4.完成之模組整體體積為14... | 潛力預估: WLAN及雙模終端應用及市場快速成長，亦相當適合我國產業切入，本技術將加強無線終端設備的小型化產品競爭力，大幅提高市場接受度。 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 1. 支援 120 km/hr移動速度之基頻電路(PHY)收發器模擬與演算法設計平台。2. 適用於30~60km/hr高速移動速度之基頻電路(PHY)之演算法設計。3. 適用於30~60km/hr高... | 潛力預估: 強化國內汽車零組件業者研發能量，搶搭逐年倍增車輛電子產業市場。本計畫之執行 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 完成3GPP AAA Server與AAA Proxy開發 | 潛力預估: 協助行動電話業者建置EAP-SIM整合認證系統， 使WLAN上網具有商業模式，可加速雙網手機與內容產業的發展 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 研發OSA Gateway Phase 4.0，功能滿足以下規格：Multiparty Call Control SCF(TS29.198-04-3 v5.2.0)、Mobility SCF(TS29... | 潛力預估: 提供國內content/service provider更便利的介面來開發電信相關的多媒體服務，希望豐富data service的種類以帶動mobile internet產業 ; 亦可提供全國各大專... |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 1. 提供IETF SIP Extension協定技術。2. 提供IETF SIMPLE協定技術。3. 提供IETF SIMPLE / XCAP協定技術。4. 提供IETF SIP draft – E... | 潛力預估: 本技術為自行開發之成果，可技轉國內應用服務開發商，並應用於Cellular/WLAN雙網手機之服務開發。 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 符合IEEE 802.3ah的EPON系統 | 潛力預估: 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 符合IETF IP Security的規範 | 潛力預估: 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 符合ISO/IEC 14496-2 Simpl Profile標準 | 潛力預估: 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: MPEG-4 | 潛力預估: 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: ITU-T G.993.1 | 潛力預估: 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 線速第二層交換 | 潛力預估: 可滿足未來SoC需要多個Gigabit Ethernet介面的需求, 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: IEEE 802.3標準GE MAC | 潛力預估: 可提供高速網路介面, 滿足各種應用需求, 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 完整第二層交換器功能之協定軟體 | 潛力預估: 未來Gigabit Ethernet Switch將以網管型為主流規格, 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 可線速處理封包分類與修改 | 潛力預估: 高速網路封包分類與處理引擎, 可滿足各種應用需求, 非常有潛力 |
| 執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: Low Order VC Virtual Concatenatio | 潛力預估: 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 1. 包含GPRS與WLAN系統之單一功率放大器模組 2.自行新開發之2.4GHz GaAs HBT PA MMIC 3.利用LTCC內埋元件技術縮小功率放大器模組的尺寸 4.完成之模組整體體積為14... | 潛力預估: WLAN及雙模終端應用及市場快速成長，亦相當適合我國產業切入，本技術將加強無線終端設備的小型化產品競爭力，大幅提高市場接受度。 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 1. 支援 120 km/hr移動速度之基頻電路(PHY)收發器模擬與演算法設計平台。2. 適用於30~60km/hr高速移動速度之基頻電路(PHY)之演算法設計。3. 適用於30~60km/hr高... | 潛力預估: 強化國內汽車零組件業者研發能量，搶搭逐年倍增車輛電子產業市場。本計畫之執行 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 完成3GPP AAA Server與AAA Proxy開發 | 潛力預估: 協助行動電話業者建置EAP-SIM整合認證系統， 使WLAN上網具有商業模式，可加速雙網手機與內容產業的發展 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 研發OSA Gateway Phase 4.0，功能滿足以下規格：Multiparty Call Control SCF(TS29.198-04-3 v5.2.0)、Mobility SCF(TS29... | 潛力預估: 提供國內content/service provider更便利的介面來開發電信相關的多媒體服務，希望豐富data service的種類以帶動mobile internet產業 ; 亦可提供全國各大專... |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 無線通訊技術發展五年計畫 | 領域: | 技術規格: 1. 提供IETF SIP Extension協定技術。2. 提供IETF SIMPLE協定技術。3. 提供IETF SIMPLE / XCAP協定技術。4. 提供IETF SIP draft – E... | 潛力預估: 本技術為自行開發之成果，可技轉國內應用服務開發商，並應用於Cellular/WLAN雙網手機之服務開發。 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 符合IEEE 802.3ah的EPON系統 | 潛力預估: 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 符合IETF IP Security的規範 | 潛力預估: 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 符合ISO/IEC 14496-2 Simpl Profile標準 | 潛力預估: 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: MPEG-4 | 潛力預估: 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: ITU-T G.993.1 | 潛力預估: 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 線速第二層交換 | 潛力預估: 可滿足未來SoC需要多個Gigabit Ethernet介面的需求, 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: IEEE 802.3標準GE MAC | 潛力預估: 可提供高速網路介面, 滿足各種應用需求, 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 完整第二層交換器功能之協定軟體 | 潛力預估: 未來Gigabit Ethernet Switch將以網管型為主流規格, 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: 可線速處理封包分類與修改 | 潛力預估: 高速網路封包分類與處理引擎, 可滿足各種應用需求, 非常有潛力 |
執行單位: 工研院電通所 | 產出年度: 93 | 產出單位: | 計畫名稱: 寬頻有線通訊系統技術發展四年計畫 | 領域: | 技術規格: Low Order VC Virtual Concatenatio | 潛力預估: 非常有潛力 |
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