Low Power Design Methodology&Environment 技術
- 經濟部產業技術司–可移轉技術資料集 @ 經濟部

技術名稱-中文Low Power Design Methodology&Environment 技術的執行單位是工研院晶片中心, 產出年度是93, 計畫名稱是晶片系統關鍵技術發展四年計畫, 技術規格是1.Design Methodology：Multi-Vth,Multi-VDD,DVFS Design, Implementation,and Verification Methodology 2.Dynamic Voltage/Frequency Scaling Design Technolog..., 潛力預估是廣泛應用於可攜式電子產品SoC，將大幅提升國內IC廠商產品在國際市場之競爭力.

序號	344
產出年度	93
技術名稱-中文	Low Power Design Methodology&Environment 技術
執行單位	工研院晶片中心
產出單位	(空)
計畫名稱	晶片系統關鍵技術發展四年計畫
領域	(空)
已申請專利之國家	(空)
已獲得專利之國家	(空)
技術現況敘述-中文	本技術提供一完整低功耗解決方案，並實際應用於Dual-Core Multimedia SoC晶片開發，包含系統層級設計、功能驗證、可測試設計、合成、佈局與量產測試等，從各個層面協助或達到低功耗設計。本技術能實現Clock-gating、Multi-Vth、Multi-VDD、Dynamic Voltage/Frequency Scaling(DVFS)等低功耗技巧，並提供完整設計與測試咨詢服務。其中使用之相關特殊技術，如較為準確之內嵌式記憶體功率模型，低功耗時鐘樹的設計技術與量產測試之功率降低技術等。
技術現況敘述-英文	(空)
技術規格	1.Design Methodology：Multi-Vth,Multi-VDD,DVFS Design, Implementation,and Verification Methodology 2.Dynamic Voltage/Frequency Scaling Design Technology 3.System-level Power Analysis Technology 4.Optimized Low-power Solution Package(Clock-Gating,Multi-Vth,Multi-VDD,Dynamic Voltage/Frequency Scaling,DVFS) 5.Low-Power Memory Architecture 6.較為準確之內嵌式記憶體功率模型，可與現有之功率分析流程整合 7.低功耗時鐘樹的設計技術 8.量產測試之功率降低技術
技術成熟度	實驗室階段
可應用範圍	1.Protable Devices e.g. Portable Media Player/Smart Phone/Embedded-Computing SoC 2.包含記憶體，低功率需求之同步數位設計
潛力預估	廣泛應用於可攜式電子產品SoC，將大幅提升國內IC廠商產品在國際市場之競爭力
聯絡人員	張永嘉
電話	03-5913977
傳真	(空)
電子信箱	ot@itri.org.tw
參考網址	(空)
所須軟硬體設備	IC設計相關軟體(視技轉內容的廣度而定)
需具備之專業人才	IC 設計或測試, Electornic Design Automation, Design for Test
同步更新日期	2023-07-22

序號

344

產出年度

技術名稱-中文

Low Power Design Methodology&Environment 技術

執行單位

工研院晶片中心

產出單位

(空)

計畫名稱

晶片系統關鍵技術發展四年計畫

領域

(空)

已申請專利之國家

(空)

已獲得專利之國家

(空)

技術現況敘述-中文

本技術提供一完整低功耗解決方案，並實際應用於Dual-Core Multimedia SoC晶片開發，包含系統層級設計、功能驗證、可測試設計、合成、佈局與量產測試等，從各個層面協助或達到低功耗設計。本技術能實現Clock-gating、Multi-Vth、Multi-VDD、Dynamic Voltage/Frequency Scaling(DVFS)等低功耗技巧，並提供完整設計與測試咨詢服務。其中使用之相關特殊技術，如較為準確之內嵌式記憶體功率模型，低功耗時鐘樹的設計技術與量產測試之功率降低技術等。

技術現況敘述-英文

(空)

技術規格

1.Design Methodology：Multi-Vth,Multi-VDD,DVFS Design, Implementation,and Verification Methodology 2.Dynamic Voltage/Frequency Scaling Design Technology 3.System-level Power Analysis Technology 4.Optimized Low-power Solution Package(Clock-Gating,Multi-Vth,Multi-VDD,Dynamic Voltage/Frequency Scaling,DVFS) 5.Low-Power Memory Architecture 6.較為準確之內嵌式記憶體功率模型，可與現有之功率分析流程整合 7.低功耗時鐘樹的設計技術 8.量產測試之功率降低技術

技術成熟度

實驗室階段

可應用範圍

1.Protable Devices e.g. Portable Media Player/Smart Phone/Embedded-Computing SoC 2.包含記憶體，低功率需求之同步數位設計

潛力預估

廣泛應用於可攜式電子產品SoC，將大幅提升國內IC廠商產品在國際市場之競爭力

聯絡人員

張永嘉

電話

03-5913977

傳真

(空)

電子信箱

ot@itri.org.tw

參考網址

(空)

所須軟硬體設備

IC設計相關軟體(視技轉內容的廣度而定)

需具備之專業人才

IC 設計或測試, Electornic Design Automation, Design for Test

同步更新日期

2023-07-22

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# Low Power Design Methodology&Environment 技術於經濟部產業技術司–可移轉技術資料集

序號	343
產出年度	93
技術名稱-中文	PAC Architecture&Integration技術
執行單位	工研院晶片中心
產出單位	(空)
計畫名稱	晶片系統關鍵技術發展四年計畫
領域	(空)
已申請專利之國家	(空)
已獲得專利之國家	(空)
技術現況敘述-中文	可提供Dual-Core Platform縮短SOC for Portable Device設計及驗證時間並提供PERFORMANCE Evaluation/Virtual Prototyping技術提升SOC產品Product Architecture定義之能力
技術現況敘述-英文	(空)
技術規格	1.Asymmetric dual core architecture 2.Three-layer AHB bus structure (Basic) 3.Flexible and scalable multi-layer AMBA bus that can be adapted to various applications) (Extended) 4.Efficient Inter-Processor Communication (IPC) mechanism 5.Intelligent power management 6.Complete infrastructure solutions include software and hardware development system (compiler, debugger, firmware suite, OS, middleware, and evaluation board)
技術成熟度	雛型
可應用範圍	Portable Media Player/Smart Phone/Embedded-Computing SoC
潛力預估	1. Low-power SoC Platform for portable applications 2. Bi-product: DVFS low-power design solution package 3. Bi-product: Performance Evaluation Methodology
聯絡人員	陳文峰
電話	03-5917204
傳真	(空)
電子信箱	yhchu@itri.org.tw
參考網址	(空)
所須軟硬體設備	EDA Design Environment for IC
需具備之專業人才	IC Designer

序號: 343

產出年度: 93

技術名稱-中文: PAC Architecture&Integration技術

執行單位: 工研院晶片中心

產出單位: (空)

計畫名稱: 晶片系統關鍵技術發展四年計畫

領域: (空)

已申請專利之國家: (空)

已獲得專利之國家: (空)

技術現況敘述-中文: 可提供Dual-Core Platform縮短SOC for Portable Device設計及驗證時間並提供PERFORMANCE Evaluation/Virtual Prototyping技術提升SOC產品Product Architecture定義之能力

技術現況敘述-英文: (空)

技術規格: 1.Asymmetric dual core architecture 2.Three-layer AHB bus structure (Basic) 3.Flexible and scalable multi-layer AMBA bus that can be adapted to various applications) (Extended) 4.Efficient Inter-Processor Communication (IPC) mechanism 5.Intelligent power management 6.Complete infrastructure solutions include software and hardware development system (compiler, debugger, firmware suite, OS, middleware, and evaluation board)

技術成熟度: 雛型

可應用範圍: Portable Media Player/Smart Phone/Embedded-Computing SoC

潛力預估: 1. Low-power SoC Platform for portable applications 2. Bi-product: DVFS low-power design solution package 3. Bi-product: Performance Evaluation Methodology

聯絡人員: 陳文峰

電話: 03-5917204

傳真: (空)

電子信箱: yhchu@itri.org.tw

參考網址: (空)

所須軟硬體設備: EDA Design Environment for IC

需具備之專業人才: IC Designer

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MB-OFDM UWB V1.0 ADS RF and baseband co-simulation platform	執行單位: 中科院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 超寬頻系統平台與IP發展四年計畫 \| 領域: \| 技術規格: 符合MB-OFDM UWB PHY v1.0規範之Matlab floating-point與fixed-point simulation platform；Group A，B，C，D，E bands... \| 潛力預估: 可搶攻短距離無線通訊與數位家庭市場，極具市場淺力
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用戶台及基地台Trch Codec模組技術	執行單位: 中科院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 寬頻行動通訊整合技術發展三年計畫 \| 領域: \| 技術規格: 符合3GPP W-CDMA R99版規範 \| 潛力預估: 可搶攻3G W-CDMA晶片市場，極具市場淺力
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低相位雜訊鎖相迴路振盪器 (Phase-locked DRO)	執行單位: 中科院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 通訊光電領域軍品釋商計畫 \| 領域: \| 技術規格: 輸出頻率: X band (or Ku band)；相位雜訊: -110 dBc/Hz @100KHz \| 潛力預估: 民用船舶如漁船及小型遊艇甚至推廣至車用防撞系統

77GHz防撞雷達研發

汽車用前/後乘客座氣囊袋技術開發

防側/後撞空氣囊裝置開發

Low Power Design Methodology&Environment 技術 - 經濟部產業技術司–可移轉技術資料集 @ 經濟部

序號

產出年度

技術名稱-中文

執行單位

產出單位

計畫名稱

領域

已申請專利之國家

已獲得專利之國家

技術現況敘述-中文

技術現況敘述-英文

技術規格

技術成熟度

可應用範圍

潛力預估

聯絡人員

電話

傳真

電子信箱

參考網址

所須軟硬體設備

需具備之專業人才

同步更新日期

# Low Power Design Methodology&Environment 技術 於 經濟部產業技術司–可移轉技術資料集

與Low Power Design Methodology&Environment 技術同分類的經濟部產業技術司–可移轉技術資料集

Low Power Design Methodology&Environment 技術
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# Low Power Design Methodology&Environment 技術於經濟部產業技術司–可移轉技術資料集