program behavior based系統節能軟體技術
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技術名稱-中文program behavior based系統節能軟體技術的執行單位是工研院院本部, 產出年度是103, 計畫名稱是智慧手持裝置核心技術攻堅計畫, 領域是智慧科技, 技術規格是(1)Linux作業系統program behavior based節能技術 (2)應用於web browser網頁瀏覽情境可節省15%系統耗電, 潛力預估是本技術可廣泛應用於手機、平板之晶片或系統廠商，提供更佳的節能效果。未來可再進一步發展，結合使用者習慣分析與自動學習等技術，提供完整的智慧節能方案。.

序號	6674
產出年度	103
技術名稱-中文	program behavior based系統節能軟體技術
執行單位	工研院院本部
產出單位	(空)
計畫名稱	智慧手持裝置核心技術攻堅計畫
領域	智慧科技
已申請專利之國家	(空)
已獲得專利之國家	(空)
技術現況敘述-中文	本技術是在作業系統層級主動根據系統元件使用狀況預測程式行為，或提供介面讓應用程式提示程式行為趨向，以改善DVFS調整方法，獲得更佳的的系統能效。目前主要根據GPU、網路與touch等系統元件進行程式行為預測，並也完成使用者介面之設計與實作，可讓應用程式輸入DVFS參考權數。
技術現況敘述-英文	(空)
技術規格	(1)Linux作業系統program behavior based節能技術 (2)應用於web browser網頁瀏覽情境可節省15%系統耗電
技術成熟度	雛型
可應用範圍	對系統耗電敏感之智慧行動裝置，如手機、平板等
潛力預估	本技術可廣泛應用於手機、平板之晶片或系統廠商，提供更佳的節能效果。未來可再進一步發展，結合使用者習慣分析與自動學習等技術，提供完整的智慧節能方案。
聯絡人員	張宗智
電話	03-5912863
傳真	03-5820462
電子信箱	changjengjr@itri.org.tw
參考網址	-
所須軟硬體設備	Linux作業系統
需具備之專業人才	嵌入式系統軟體，熟悉Linux核心與驅動程式開發

序號

6674

產出年度

103

技術名稱-中文

program behavior based系統節能軟體技術

執行單位

工研院院本部

產出單位

(空)

計畫名稱

智慧手持裝置核心技術攻堅計畫

領域

智慧科技

已申請專利之國家

(空)

已獲得專利之國家

(空)

技術現況敘述-中文

本技術是在作業系統層級主動根據系統元件使用狀況預測程式行為，或提供介面讓應用程式提示程式行為趨向，以改善DVFS調整方法，獲得更佳的的系統能效。目前主要根據GPU、網路與touch等系統元件進行程式行為預測，並也完成使用者介面之設計與實作，可讓應用程式輸入DVFS參考權數。

技術現況敘述-英文

(空)

技術規格

(1)Linux作業系統program behavior based節能技術 (2)應用於web browser網頁瀏覽情境可節省15%系統耗電

技術成熟度

雛型

可應用範圍

對系統耗電敏感之智慧行動裝置，如手機、平板等

潛力預估

本技術可廣泛應用於手機、平板之晶片或系統廠商，提供更佳的節能效果。未來可再進一步發展，結合使用者習慣分析與自動學習等技術，提供完整的智慧節能方案。

聯絡人員

張宗智

電話

03-5912863

傳真

03-5820462

電子信箱

changjengjr@itri.org.tw

參考網址

所須軟硬體設備

Linux作業系統

需具備之專業人才

嵌入式系統軟體，熟悉Linux核心與驅動程式開發

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PAC數位訊號處理器Core	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 晶片系統關鍵技術發展四年計畫 \| 領域: \| 技術規格: Process:130/90 nm_x000D_；Architecture:Scalar + 4-way VLIW_x000D_；Data path width:32-bit fixed point ... \| 潛力預估: 無 @ 技術司可移轉技術資料集
先進設計流程之雜訊分析技術	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 資訊與通訊領域環境建構計畫 \| 領域: \| 技術規格: 採用標準元件庫，並提供工業界較為先進之標準檔案格式。 \| 潛力預估: 無 @ 技術司可移轉技術資料集
低功率設計技術解決方案	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 資訊與通訊領域環境建構計畫 \| 領域: \| 技術規格: Design Methodology: Multi-Vth, Multi-VDD, DVFS Design, Implementation, and Verification Methodology；... \| 潛力預估: 無 @ 技術司可移轉技術資料集
設計流程整合	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 資訊與通訊領域環境建構計畫 \| 領域: \| 技術規格: 採用現有EDA軟體及標準元件庫，客戶服務導向設計，提供工業界標準之檔案格式，依需求可支援特殊格式與語法，並可提供技術顧問諮詢服務。 \| 潛力預估: 無 @ 技術司可移轉技術資料集
144MHz-456MHz寬鎖頻區域之鎖相迴路	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 資訊與通訊領域環境建構計畫 \| 領域: \| 技術規格: Low jitter：peak-to-peak 100ps；Wide lock range：144MHz-456MHz。 \| 潛力預估: 無 @ 技術司可移轉技術資料集
類比╱混合電路之測試技術	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 資訊與通訊領域環境建構計畫 \| 領域: \| 技術規格: 第1項，協助做類比／混合電路之可測試設計。第2項，on-chip ADC and DAC testing, 16-bit accuracy, can measure the inter -modula... \| 潛力預估: 無 @ 技術司可移轉技術資料集
記憶體之內建式電流壓力測試技術	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 資訊與通訊領域環境建構計畫 \| 領域: \| 技術規格: Memory BIST-協助產出Memory BIST電路之RTL Code與Test Bench，並評估可應用之速度。Test Integration-協助將Memory BIST, 1149.1,... \| 潛力預估: 無 @ 技術司可移轉技術資料集
標準元件庫特徵化程式	執行單位: 工研院晶片中心 \| 產出年度: 95 \| 產出單位: \| 計畫名稱: 資訊與通訊領域環境建構計畫 \| 領域: \| 技術規格: Pin to pin delay time characterization；Power consumption characterization；Input capacitance characte... \| 潛力預估: 無 @ 技術司可移轉技術資料集

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低應力薄膜製程技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 工研院先進製造與系統領域環境建構計畫 \| 領域: \| 技術規格: SIN Film Stress \| 潛力預估: 穩定可量產
矽晶片濕蝕刻精密對準製程技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 工研院先進製造與系統領域環境建構計畫 \| 領域: \| 技術規格: KOH蝕刻參數及精密對準的光罩（error＜0.2度）。 \| 潛力預估: 本製程可提升產品良率，降低生產成本
微氣體感測器	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 微奈米系統應用技術四年計畫 \| 領域: \| 技術規格: 規格Specification：Chip Material 、Silicon、Thick Film Material 、TinOxide、Driving Voltage 、 \| 潛力預估: 應用微機電製程製作氣體感測器
矽晶片蝕穿技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 工研院先進製造與系統領域環境建構計畫 \| 領域: \| 技術規格: 矽蝕刻深度 > 525um_x000D_；蝕刻率 > 4 um/min_x000D_；蝕刻垂直度 > 89度；深寬比 > 30 \| 潛力預估: 最小蝕穿噴孔20um（比雷射加工50 um要小很多）；深寬比可達20。
矽晶深蝕刻製程技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 工研院先進製造與系統領域環境建構計畫 \| 領域: \| 技術規格: Etching depth: 10~300um_x000D_；Etching rate: 1~3um/min \| 潛力預估: 微機電系統與元件應用上常需要數百um深或高深寬比結構，本製程技術為其解決方法。
低表面缺陷非晶質矽膜之製作技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 工研院先進製造與系統領域環境建構計畫 \| 領域: \| 技術規格: 製程溫度 : 300°C ；薄膜厚度 >2um \| 潛力預估: 製程簡單、與電路整合性高等優勢成本低。
無鉛製程技術資訊平台建立	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 工研院材料與化工領域環境建構計畫 \| 領域: \| 技術規格: 對於無鉛驗證標準工作之努力可從產業服務、無鉛技術輔導及可靠度驗證說明：無鉛定義(未刻意添加下，材料、鍍層與銲點含鉛量小於0.1wt%，鹵素含量小於900ppm)、產品定點含鉛量檢測(取樣標準與定點定義... \| 潛力預估: 隨著歐盟(EU)通過2006年7月有害物質禁用(RoHS)之指令。此禁令將有效禁止電子類產品中之鉛含量，衝擊之大涵蓋所有使用有鉛銲錫之電子類產品，諸如伺服器與工作站、桌上型電腦，筆記型電腦、主機板、消...
基板內藏元件整合設計與模型庫技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 電子關鍵性材料與整合模組發展四年計畫 \| 領域: \| 技術規格: 工作頻段：2.4GHz；新材料(εr≧38 \| 潛力預估: 基板材料業、電路板製造業、電子構裝業、系統組裝業和通訊系統業...等
射頻內藏被動元件之模型程式庫技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 電子關鍵性材料與整合模組發展四年計畫 \| 領域: \| 技術規格: 1.Specification of Embedded inductor and Embedded capacitor (Frequency 6GHz) _x000D_ITEM Specificati... \| 潛力預估: 基板內藏被動元件，可以取代傳統SMD元件，市場上具有龐大的商業潛力，依據市場知名市調公司PRISMARK預估，西元2006年內藏被動元件需求約佔整體被動元件10%以上，商機需求逐年擴增；且係通訊產品高...
3D基板式堆疊構裝技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 電子關鍵性材料與整合模組發展四年計畫 \| 領域: \| 技術規格: Through-Si方式達成晶片與晶片間之訊號傳遞_x000D_；一步成型式導通孔技術 \| 潛力預估: 藉著3D堆疊構裝的發展，除了能將記憶體在電路板上所佔的面積大幅縮小，提升電子產品縮小化的效率外，更能將原本功能不同的晶片整合在同一構裝模組中，而以最有效益的方式，達到System in Packa...
迴路型熱管散熱技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 電子關鍵性材料與整合模組發展四年計畫 \| 領域: \| 技術規格: 蒸發端區域與冷凝端區域：45×45×3 mm (依據散_x000D_熱需求增大或縮小)；傳輸距離30 cm \| 潛力預估: 以真空硬銲方式接合，外觀與強度符合所需，蒸發端與冷凝端均為平面構造，易與熱源及散熱裝置接合_x000D_與Thermacore產品/Therma-Loop技術同步
無鉛製程技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 工研院材料與化工領域環境建構計畫 \| 領域: \| 技術規格: 1.材料, 鍍層與銲點含鉛量小於0.1wt%, 鹵素含量_x000D_小於900ppm_x000D_。2.產品定點含鉛量檢測與分析標準 \| 潛力預估: 隨著歐盟(EU)通過2006年7月有害物質禁用(RoHS)之指令。此禁令將有效禁止電子類產品中之鉛含量，衝擊之大涵蓋所有使用有鉛銲錫之電子類產品，諸如伺服器與工作站、主機板、消費性電子產品與通訊、資訊...
增益型晶圓級晶方尺度構裝技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 電子關鍵性材料與整合模組發展四年計畫 \| 領域: \| 技術規格: *Die size:1010mm；Pitch: 0.8mm, 1.0mm；Solder ball:eutectic @lead free solder_x000D_；Wafer size: 6" or...** \| 潛力預估: 電子所擁有雙應力緩衝層之晶圓級構裝設計專利(double elastomers layers WL-CSP design，。其結構設計，第一層之應力緩衝層可同時作為底保護層及第一層應力緩衝，第二層之應...
銅晶片覆晶凸塊植球與組裝技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 電子關鍵性材料與整合模組發展四年計畫 \| 領域: \| 技術規格: Pitch: 200, 250, 540 μm_x000D_；Solder Bump Height: 80, 100,130 μm_x000D_；UBM: Ti/Cu, Electroless Ni... \| 潛力預估: 比起過去使用的鋁導線，銅導線有較低的RC延遲特性及較佳的電子漂移阻抗，尤其當線寬愈來愈窄的時候，其對高頻的影響愈來愈大，被視為下一代高速積體電路的明星製程，然國際間至今仍普遍缺乏銅製程構裝技術，而國內...
銅晶片打線接合構裝技術	執行單位: 工研院電子所 \| 產出年度: 94 \| 產出單位: \| 計畫名稱: 電子關鍵性材料與整合模組發展四年計畫 \| 領域: \| 技術規格: Test Vehicle：Thermosonic ball bond with 25μm or 30μm Au wire_x000D_詳細規格視銅晶片來源而定，並由電子所與合作廠商共同 \| 潛力預估: Filing two patents for copper chip package_x000D_，Cu/barrier/Al or Ni/Au cap可自製_x000D_，Wire bond qua...